Architektúra
Az eSi-RISC architektúra főbb jellemzői:
- RISC-szerű load/store architektúra
- Konfigurálható 16 vagy 32 bites adatút
- Utasításai 16 vagy 32 bit hosszúak
- 8, 16 vagy 32 általános célú regiszter
- 0, 8, 16 vagy 32 vektorregiszter
- 0-tól 8-ig terjedő számú akkumulátor
- Max. 32 külső megszakítás
- Konfigurálható utasításkészlet, egész és lebegőpontos aritmetika támogatásával
- Opcionális felhasználó által definiálható utasítások, mint pl. kriptográfiai gyorsítás
- Választható gyorsítótárak (konfigurálható méret és asszociativitás)
- Választható MMU, memóriavédelemmel és dinamikus címfordítással
- AMBA AXI, AHB és APB buszinterfészek
- Memóriába leképzett be- és kimenet
- 5 fokozatú futószalag
- Hardveres JTAG debug
A piacon lévő számos szoft IP mag közül az eSi-RISC az egyetlen, amelynek egyszerre 16 és 32 bites változata is rendelkezésre áll, licencelhető IP magként.
Több RISC architektúrának is megvan az a tulajdonsága, hogy utasításkészletükben 16 és 32 bites utasítások is szerepelnek, ilyen pl. az ARM és annak Thumb utasításkészlet-kiterjesztése, vagy a MIPS processzorok MIPS-16 utasításkészlete; az eSi-RISC esetében ezek az utasítások teljesen egyenrangúan használhatók, szabadon keverhetők egymással, és nincs üzemmódváltás a külön 16 bites és külön 32 bites utasítások végrehajtási módjai között. Ez növeli a kódsűrűséget és nem csökkenti a teljesítményt. A 16 bites utasítások két regiszter-operandust használhatnak az első 16 regiszterből választva, míg a 32 bites utasításoknak három regiszter-operandusuk van és mind a 32 regiszter hozzáférhető. Az eSi-RISC rendelkezik multiprocesszálási támogatással. Léteznek többmagos kialakítások, akár hét eSi-3250 maggal egy csipen.
