| 반도체 소자 제조 |
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미래
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90 nm 공정은 반도체 제조에서 최소 피처 크기가 90 나노미터인 집적 회로를 만드는 데 사용되는 기술을 의미한다. 이는 이전 130 nm 공정에 비해 발전된 기술이었다. 결국, 65 nm 공정, 45 nm 공정, 32 nm 공정과 같은 더 작은 공정 노드로 대체되었다.
이것은 2003년에서 2005년 사이에 도시바, 소니그룹, 삼성그룹, IBM, 인텔, 후지쯔, TSMC, 엘피다, AMD, 인피니온, 텍사스 인스트루먼트 및 마이크론 테크놀로지를 포함한 반도체 회사들에 의해 상용화되었다.
90 nm 값의 기원은 역사적이며, 2~3년마다 70% 축소되는 경향을 반영한다. 명칭은 국제 반도체 기술 로드맵(ITRS)에 의해 공식적으로 결정된다.
90 nm 노드에서는 300 mm 웨이퍼 크기가 주류가 되었다. 이전 웨이퍼 크기는 직경 200 mm였다.
193 nm 파장은 90 nm 노드에서 주로 중요한 층의 리소그래피를 위해 많은 (그러나 전부는 아닌) 회사에서 도입되었다. 이 전환과 관련된 수율 문제(새로운 포토레지스트의 사용으로 인해)는 이 전환과 관련된 높은 비용에 반영되었다.
적어도 1997년 이후 "공정 노드"는 순전히 마케팅을 기반으로 명명되었으며, 집적 회로의 치수와는 관련이 없다. "90nm" 장치의 게이트 길이, 금속 피치 또는 게이트 피치 중 어느 것도 90 나노미터가 아니다.
90 nm 규소 MOSFET은 1988년 MIT의 이란인 엔지니어 가밤 샤히디(이후 IBM 이사)가 D.A. 안토니아디스와 H.I. 스미스와 함께 제조했다. 이 소자는 X선 리소그래피를 사용하여 제조되었다.
도시바, 소니 및 삼성은 2001년–2002년 동안 90 nm 공정을 개발했으며, 2002년 도시바의 EDRAM과 삼성의 2 Gb NAND 플래시 메모리에 도입되었다. IBM은 샤히디가 개발을 주도한 90 nm 실리콘 온 인슐레이터 (SOI) CMOS 공정을 2002년에 시연했다. 같은 해, 인텔은 90 nm 변형 실리콘 공정을 시연했다. 후지쯔는 2003년에 90 nm 공정을 상업적으로 도입했으며 TSMC가 2004년에 뒤를 이었다.
마이크론 테크놀로지의 구르테즈 싱 산두는 DRAM 메모리 장치를 위한 원자층 증착 하이-k 박막 개발을 시작했다. 이는 90 nm 노드 DRAM부터 시작하여 반도체 메모리의 비용 효율적인 구현을 이끌었다.
인텔의 90nm 공정은 제곱밀리미터당 145만 개의 트랜지스터(MTr/mm2) 밀도를 가지고 있다.
엘피다 메모리의 90 nm DDR2 SDRAM 공정.
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