2014년에 시장에 출시된 이 메모리는 1970년대 초부터 사용되어 온 동적 램 (DRAM)의 변형이며, DDR2 및 DDR3 기술을 잇는 고속 후속 기술이다.
DDR4는 신호 전압 및 물리적 인터페이스 등의 요인으로 인해 이전 유형의 랜덤 액세스 메모리 (RAM)와 호환되지 않는다.
DDR4 SDRAM은 2014년 2분기에 ECC 메모리에 집중하여 일반 시장에 출시되었으며, 비 ECC DDR4 모듈은 DDR4 메모리를 필요로 하는 하스웰-E 프로세서의 출시에 맞춰 2014년 3분기에 출시되었다.
특징
이전 세대인 DDR3와 비교하여 DDR4의 주요 장점은 더 높은 모듈 밀도와 더 낮은 전압 요구 사항, 그리고 더 높은 데이터 전송 속도를 포함한다. DDR4 표준은 DIMM당 최대 16 GB였던 DDR3와 비교하여 최대 64 GB 용량의 DIMM을 허용한다.
이전 세대의 DDR 메모리와 달리, 프리페치는 DDR3에서 사용된 8n 이상으로 증가하지 않았다.:16 기본 버스트 크기는 8개의 64비트 단어이며, 초당 더 많은 읽기/쓰기 명령을 전송하여 더 높은 대역폭을 달성한다. 이를 위해 표준은 DRAM 뱅크를 두 개 또는 네 개의 선택 가능한 뱅크 그룹으로 나누며, 서로 다른 뱅크 그룹으로의 전송은 더 빠르게 수행될 수 있다.
전력 소비는 속도에 따라 증가하기 때문에, 감소된 전압은 과도한 전력 및 냉각 요구 사항 없이 더 높은 속도의 작동을 가능하게 한다.
DDR4 RAM은 1.2 V 전압에서 작동하며 800 MHz에서 1600 MHz 사이의 주파수(DDR4-1600 ~ DDR4-3200)를 지원한다. 1.5 V 전압에서 400 MHz ~ 1067 MHz주파수(DDR3-800 ~ DDR3-2133)로 작동하는 DDR3와 비교할 때, DDR4는 더 나은 성능과 에너지 효율을 제공한다. DDR4 속도는 더블 데이터 레이트(DDR) 특성으로 인해 기본 클럭 속도의 두 배로 광고되며, 일반적인 속도로는 DDR4-2400 및 DDR4-3200이 있고, DDR4-4266 및 DDR4-5000과 같은 더 높은 속도는 고가에 판매된다. DDR3와 달리 DDR4는 저전압 변형 모델이 없으며 일관되게 1.2 V에서 작동한다. 또한 DDR4는 DDR3보다 긴 16의 버스트 길이를 제공하고 더 큰 메모리 용량을 지원하여 성능과 시스템 유연성을 모두 향상시킨다.
2005년: 표준화 기구인 JEDEC은 2007년 DDR3 출시 약 2년 전인 2005년경부터 DDR3의 후속 제품 작업을 시작했다. DDR4의 상위 수준 아키텍처는 2008년 완성을 목표로 계획되었다.
2007년: 2007년에 일부 사전 정보가 공개되었으며, 키몬다의 초청 연사가 2008년 8월 샌프란시스코인텔 개발자 포럼 (IDF) 발표에서 추가적인 세부 정보를 공개했다. 당시 DDR4는 1.2V 전압의 30nm 공정, 2133 MT/s "일반" 속도 및 3200 MT/s "엔지니어" 속도의 버스 주파수를 포함하며, 2012년에 시장에 출시된 후 2013년에 1V로 전환될 것으로 설명되었다.
2009년: 2월에 삼성은 40nm DRAM 칩을 검증했으며, 2009년 당시 DRAM 칩이 이제 막 50nm 공정으로 이전을 시작했다는 점을 감안할 때 이는 DDR4 개발을 향한 "중요한 단계"로 간주되었다.
2010년: 이후 도쿄에서 열린 MemCon 2010에서 더 자세한 내용이 공개되었다. 여기서 JEDEC 이사가 발표한 "DDR4를 다시 생각할 시간"이라는 제목의 프레젠테이션 중 "새로운 로드맵: 더 현실적인 로드맵은 2015년"이라는 슬라이드로 인해 일부 웹사이트는 DDR4의 도입이 2015년까지 지연될 가능성이 있거나 확실히 지연될 것이라고 보도했다. 그러나 2011년 초 원래 일정에 맞춰 DDR4 엔지니어링 샘플이 발표되었으며, 당시 제조업체들은 대규모 상업 생산 및 시장 출시가 2012년으로 예정되어 있다고 안내하기 시작했다.
2011년: 1월에 삼성은 30~39 nm 공정 기반의 2 GB DDR SDRAM 모듈의 완성 및 테스트 출시를 발표했다. 이 모듈은 1.2V에서 최대 2133 MT/s의 데이터 전송 속도를 제공하며, 의사 오픈 드레인(pseudo open drain) 기술(그래픽 DDR 메모리에서 채택)을 사용하여 동등한 DDR3 모듈보다 전력을 40% 적게 소비한다. 4월에는 하이닉스가 2400 MT/s 속도의 2 GB DDR4 모듈 생산을 발표했으며, 이 또한 30~39nm 사이의 공정(정확한 공정 미지수)에서 1.2V로 작동하며, 2012년 하반기에 대량 생산을 시작할 것으로 예상한다고 덧붙였다. DDR4용 반도체 공정은 2012년 말에서 2014년 사이의 어느 시점에 30nm 미만으로 전환될 것으로 예상되었다.
2012년: 5월에 마이크론은 2012년 말에 30nm 모듈 생산을 시작하는 것을 목표로 하고 있다고 발표했다. 7월에 삼성은 기업용 서버 시스템을 위해 DDR4 SDRAM을 사용하는 업계 최초의 16 GB 등록형 듀얼 인라인 메모리 모듈(RDIMM) 샘플링을 시작한다고 발표했다. 9월에 JEDEC은 DDR4의 최종 사양을 공개했다.
2013년: DDR4는 2013년에 DRAM 시장의 5%를 차지하고 2015년경에 대중 시장 채택 및 50%의 시장 점유율에 도달할 것으로 예상되었다. 그러나 2013년 현재 DDR4의 채택이 지연되었으며 2016년 이후에야 시장의 과반수를 차지할 것으로 예상되었다. 따라서 DDR3에서 DDR4로의 전환은 DDR2를 넘어서는 대중 시장 전환을 달성하기 위해 DDR3가 걸렸던 약 5년보다 더 오랜 시간이 걸리고 있다. 이는 부분적으로 다른 구성 요소에 필요한 변경이 컴퓨터 시스템의 다른 모든 부품에 영향을 미치기 때문이며, 이들은 DDR4와 작동하도록 업데이트되어야 하기 때문이다.
2014년: 4월에 하이닉스는 20nm 기술을 사용한 8 Gbit DDR4 기반의 세계 최초 최고 밀도 128 GB 모듈을 개발했다고 발표했다. 이 모듈은 2133 MHz에서 64비트 I/O로 작동하며 초당 최대 17 GB의 데이터를 처리한다.
2016년: 4월에 삼성은 "10nm급" 공정에서 DRAM 양산을 시작했다고 발표했다. 이는 16nm에서 19nm 사이의 1x nm 노드 체제를 의미하며, 이는 30% 더 빠른 3,200 Mbit/s의 데이터 전송 속도를 지원한다. 이전에는 20nm 크기가 사용되었다.
2020년: DDR5 RAM은 DDR4의 후속 제품으로 2020년 7월 JEDEC 솔리드 스테이트 기술 협회(Solid State Technology Association)에 의해 공식적으로 도입되었다. 마이크로일렉트로닉스 산업을 위한 개방형 표준 개발의 글로벌 리더인 JEDEC은 현대 컴퓨팅의 고성능 및 고효율에 대한 증가하는 요구를 해결하기 위해 DDR5 개발을 주도했다. DDR5 SDRAM 표준은 DDR4의 발전을 기반으로 대역폭, 효율성 및 용량에서 눈에 띄는 개선을 이루었으며, 4800 MT/s의 기본 데이터 레이트를 제공하고 기술이 성숙함에 따라 더 높은 속도를 지원한다. 또한 DDR5는 향상된 전력 관리, 증가된 버스트 길이 및 개선된 프리페치 기능을 특징으로 하여 고성능 게이밍에서 데이터 집약적인 컴퓨팅 작업에 이르기까지 광범위한 응용 분야에 적합하다.
시장 인식 및 채택
2013년 4월, 인터내셔널 데이터 그룹 (IDG) — 원래 IDC의 일부였던 미국의 기술 연구 기업 — 의 한 뉴스 기고가는 DDR4 SDRAM과 관련된 인식을 분석했다. 그 결론은 느리지만 저전력 메모리를 사용하는 모바일 컴퓨팅 및 기타 장치의 인기 증가, 전통적인 데스크톱 컴퓨팅 부문의 성장 둔화, 메모리 제조 시장의 통폐합으로 인해 RAM의 마진이 빡빡해졌다는 것이었다.
그 결과 새로운 기술에 대한 희망적인 프리미엄 가격을 달성하기가 더 어려워졌고 생산 능력이 다른 부문으로 옮겨갔다. iSuppli의 마이크 하워드에 따르면 SDRAM 제조업체와 칩셋 제작자는 어느 정도 "진퇴양난"에 빠져 있으며, "누구도 DDR4 제품에 프리미엄을 지불하고 싶어 하지 않고 제조업체는 프리미엄을 받지 못한다면 메모리를 만들고 싶어 하지 않는다"라고 한다. 따라서 데스크톱 컴퓨팅에 대한 소비자 심리의 전환과 인텔 및 AMD의 DDR4 지원 프로세서 출시가 잠재적으로 "공격적인" 성장을 이끌 수 있었다.
인텔의 2014년 하스웰 로드맵은 하스웰-EP 프로세서에서 회사의 첫 번째 DDR4 SDRAM 사용을 공개했다.
2016년에 공개되어 2017년에 출시된 AMD의 라이젠 프로세서는 DDR4 SDRAM을 사용한다.
작동
DDR4 RAM은 1.2 V의 기본 공급 전압과 워드라인 부스팅(VPP)을 위한 보조 2.5 V 공급으로 작동한다. 이는 1.5 V에서 작동하고 2013년에 1.35 V의 저전압 변형 모델이 도입된 DDR3 SDRAM과 대조된다. DDR4는 유사한 속도에서 DDR3의 한계에 영향을 받아 최소 전송 속도 2133 MT/s로 도입되었으며 최대 4266 MT/s에 도달할 것으로 예상된다. DDR4의 주목할 만한 개선 사항으로는 데이터 전송 속도 증가와 향상된 효율성이 있다. 2011년 1월 삼성의 초기 DDR4 샘플은 DDR2에서 DDR3로의 전환과 유사한 13 클럭 주기의 CAS 레이턴시를 보여주었다. 또한 DDR4는 16의 더 긴 버스트 길이, 더 높은 용량 지원, 그리고 더 좁은 핀 간격(1.0mm 대비 0.85mm), 약간 증가된 높이(30.35mm 대비 31.25mm), 더 두꺼운 두께(1.0mm 대비 1.2mm)를 통한 향상된 신호 무결성을 특징으로 하여 더 나은 신호 라우팅과 성능을 제공한다.
내부 뱅크는 16개(뱅크 선택 비트 4개)로 증가했으며 DIMM당 최대 8개의 랭크를 가질 수 있다.:16
온-다이 터미네이션(on-die termination)을 더 잘 제어하기 위해 DIMM의 개별 DRAM에 대한 독립적인 프로그래밍.
메모리 밀도의 증가는 TSV ("실리콘 관통 전극") 또는 기타 3D 적층 공정을 사용하여 이루어질 것으로 예상된다. JEDEC에 따르면 DDR4 사양은 "처음부터" 표준화된 3D 적층을 포함하며 최대 8단 적층 다이를 제공한다.:12 X-bit Labs는 "그 결과 매우 높은 밀도의 DDR4 메모리 칩이 상대적으로 저렴해질 것"이라고 예측했다.
스위치형 메모리 뱅크 또한 서버용으로 예상되는 옵션이다.
2008년, Wafer Level 3-D ICs Process Technology 서적에서는 차지 펌프, 전압 조정기 및 추가 회로와 같은 확장되지 않는 아날로그 요소로 인한 다이 면적 소비 증가에 대한 우려를 강조했다. CRC 오류 감지, 온-다이 터미네이션, 버스트 하드웨어, 프로그래밍 가능한 파이프라인, 낮은 임피던스, 그리고 더 많은 감지 증폭기 요구(전압 저하로 인한 비트라인 당 비트 수 감소에 기인)를 포함한 이러한 구성 요소들은 대역폭을 크게 증가시켰으나 다이 면적을 더 많이 차지하는 비용을 초래했다. 결과적으로 메모리 어레이 자체에 할당된 다이 비율은 시간이 지남에 따라 감소했다. SDRAM 및 DDR1의 경우 70–78%였으나 DDR2는 47%, DDR3는 38%, 그리고 DDR4는 30% 미만이 될 가능성이 있다.
이 사양은 2, 4, 8 및 16 Gbit 용량의 ×4, ×8 및 ×16 메모리 장치에 대한 표준을 정의했다.
대역폭 및 용량 변형 외에도 DDR4 모듈은 선택적으로 다음을 구현할 수 있다.
ECC: 더 나은 신뢰성을 위해 사소한 오류를 수정하고 주요 오류를 감지하는 데 사용되는 추가 데이터 바이트 레인이다. ECC가 포함된 모듈은 명칭에 추가 ECC가 표시되어 식별된다. PC4-19200 ECC 또는 PC4-19200E는 ECC가 있는 PC4-19200 모듈이다.
등록형(Registered 또는 buffered) RAM: 신호를 전기적으로 버퍼링하여 신호 무결성을 향상시키며, 이를 통해 클럭 속도를 개선하고 더 높은 물리적 슬롯 용량을 허용할 수 있다. 이는 추가적인 레이턴시 클럭 주기라는 대가를 치른다. 이러한 모듈은 명칭에 "R"로 식별된다(예: PC4-19200R). 일반적으로 이 명칭이 붙은 모듈은 ECC 등록형이지만 'E'가 명칭에 항상 포함되지는 않을 수 있다. 반대로 등록되지 않은 RAM(unbuffered RAM)은 명칭에서 "U"로 식별된다(예: PC4-19200U).
부하 감소 모듈(Load reduced modules): LR로 지정되며 등록형/버퍼형 메모리와 유사하다. LRDIMM 모듈은 모든 신호의 병렬 특성을 유지하면서 제어 라인과 데이터 라인을 모두 버퍼링한다. 이와 같이 LRDIMM 메모리는 직렬 및 병렬 신호 형태 사이의 필수 변환으로 인해 발생하는 FB 메모리의 성능 및 전력 소비 문제를 해결하면서 더 큰 전체 최대 메모리 용량을 제공한다.
명령 인코딩
DDR4 명령 인코딩
명령
CS
BG1–0, BA1–0
ACT
A17
A16 RAS
A15 CAS
A14 WE
A13
A12 BC
A11
A10 AP
A9–0
선택 해제 (Deselect, 무작업)
H
X
활성화 (Active): 행 열기
L
뱅크
L
행 주소
무작업 (No operation)
L
V
H
V
H
H
H
V
ZQ 보정 (ZQ calibration)
L
V
H
V
H
H
L
V
Long
V
읽기 (Read, BC=버스트 촙)
L
뱅크
H
V
H
L
H
V
BC
V
AP
열
쓰기 (Write, AP=자동 프리차지)
L
뱅크
H
V
H
L
L
V
BC
V
AP
열
할당되지 않음, 예약됨
L
V
v
V
L
H
H
V
모든 뱅크 프리차지
L
V
H
V
L
H
L
V
H
V
단일 뱅크 프리차지
L
뱅크
H
V
L
H
L
V
L
V
새로 고침 (Refresh)
L
V
H
V
L
L
H
V
모드 레지스터 설정 (MR0–MR6)
L
레지스터
H
L
L
L
L
L
데이터
신호 레벨
H, 높은 레벨
L, 낮은 레벨
V, 낮거나 높은 유효 신호
X, 무관함
논리 레벨
활성
비활성
해석되지 않음
기본적으로 이전과 동일한 방식으로 작동하지만, DDR4는 이전 SDRAM 세대에서 사용된 명령 형식에 한 가지 주요 변경 사항을 적용했다. 새로운 명령 신호인 ACT는 활성화(행 열기) 명령을 나타내기 위해 낮은 레벨로 유지된다.
활성화 명령은 다른 어떤 명령보다 더 많은 주소 비트(16 Gbit 부품에서 18개의 행 주소 비트)를 필요로 하므로, 표준 RAS, CAS 및 WEactive low 신호는 ACT가 높을 때 사용되지 않는 상위 주소 비트와 공유된다. 이전에 활성화 명령을 인코딩했던 RAS=L 및 CAS=WE=H의 조합은 사용되지 않는다.
이전 SDRAM 인코딩과 마찬가지로 A10은 명령 변형을 선택하는 데 사용된다. 읽기 및 쓰기 명령에서의 자동 프리차지, 그리고 프리차지 명령에서의 단일 뱅크 대 모든 뱅크 선택이다. 또한 ZQ 보정 명령의 두 가지 변형을 선택한다.
DDR3와 마찬가지로 A12는 버스트 촙(burst chop)을 요청하는 데 사용된다. 즉, 8번의 전송 버스트를 4번의 전송 후 중단하는 것이다. 8번의 전송 시간이 경과할 때까지 뱅크가 여전히 사용 중이고 다른 명령에 사용할 수 없지만, 다른 뱅크에 액세스할 수 있다.
또한 뱅크 주소의 수가 크게 증가했다. 각 DRAM 내에서 최대 16개의 뱅크를 선택하기 위해 4개의 뱅크 선택 비트가 있다. 두 개의 뱅크 주소 비트(BA0, BA1)와 두 개의 뱅크 그룹 비(BG0, BG1)이다. 동일한 뱅크 그룹 내의 뱅크에 액세스할 때는 추가적인 타이밍 제한이 있으며, 다른 뱅크 그룹의 뱅크에 액세스하는 것이 더 빠르다.
또한 3개의 칩 선택 신호(C0, C1, C2)가 있어 단일 DRAM 패키지 내에 최대 8개의 적층된 칩을 배치할 수 있다. 이들은 실질적으로 3개의 뱅크 선택 비트 역할을 하여 총 7개(128개의 가능한 뱅크)가 된다.
표준 전송 속도는 1600, 1866, 2133, 2400, 2666, 2933 및 3200 MT/s이며 (12⁄15, 14⁄15, 16⁄15, 18⁄15, 20⁄15, 22⁄15 및 24⁄15 GHz 클럭 주파수, 더블 데이터 레이트), 최대 DDR4-4800(2400 MHz 클럭)까지 상업적으로 이용 가능하다.
설계 고려 사항
마이크론 테크놀로지의 DDR4 팀은 IC 및 PCB 설계를 위한 몇 가지 핵심 사항을 식별했다.
IC 설계:
VrefDQ 보정 (DDR4는 "컨트롤러에 의해 VrefDQ 보정이 수행되어야 함");
새로운 어드레싱 체계 ("뱅크 그룹화", RAS, CAS 및 WE 명령을 대체하는 ACT, 오류 확인을 위한 PAR 및 Alert, 데이터 버스 반전을 위한 DBI);
새로운 전력 절약 기능 (저전력 자동 셀프 리프레시, 온도 제어 리프레시, 미세 리프레시, 데이터 버스 반전 및 CMD/ADDR 레이턴시).
회로 기판 설계:
새로운 전원 공급 장치 (1.2V의 VDD/VDDQ 및 2.5V의 워드라인 부스트 VPP);
VrefDQ는 DRAM 내부에서 공급되어야 하며 VrefCA는 보드에서 외부적으로 공급되어야 함;
DQ 핀은 의사 오픈 드레인 I/O를 사용하여 높게 종단됨 (이는 VTT로 센터 탭된 DDR3의 CA 핀과 다름).
Rowhammer 완화 기술에는 더 큰 저장 커패시터, 주소 공간 배치 무작위화를 사용하기 위한 주소 라인 수정, 그리고 고속 쓰기/읽기 속도에서 불안정성을 초래할 수 있는 잠재적 경계 조건을 추가로 격리하는 듀얼 전압 I/O 라인이 포함된다.
DDR4 메모리는 240핀 DDR3 DIMM과 크기가 유사한 288핀 듀얼 인라인 메모리 모듈 (DIMM)로 공급된다. DDR4 RAM 모듈은 DDR3의 1.0 mm 간격에 비해 더 촘촘한 0.85 mm 간격의 핀을 갖추고 있어 동일한 133.35 mm(5¼인치) 표준 DIMM 길이 내에서 더 높은 핀 밀도를 제공한다. DDR4 모듈의 높이는 신호 라우팅을 용이하게 하기 위해 30.35 mm(1.2인치)에서 31.25 mm(1.23인치)로 약간 증가했다. 또한 DDR4 모듈의 두께는 더 많은 신호 레이어를 지원하기 위해 1.0 mm에서 1.2 mm로 증가하여 전반적인 성능과 신뢰성을 향상시켰다. DDR4 DIMM 모듈은 약간 구부러진 에지 커넥터를 가지고 있어 모듈 삽입 시 모든 핀이 동시에 맞물리지 않도록 하여 삽입력을 낮춘다.
DDR4 SO-DIMM은 204핀인 DDR3 SO-DIMM 대신 260핀을 가지며 간격은 0.6mm 대신 0.5mm이고 너비는 2.0mm 더 넓지만(67.6mm 대 69.6mm) 높이는 30mm로 동일하게 유지된다.
스카이레이크 마이크로아키텍처를 위해 인텔은 DDR3 또는 DDR4 칩을 모두 장착할 수 있는 UniDIMM이라는 SO-DIMM 패키지를 설계했다. 동시에 스카이레이크 CPU의 통합 메모리 컨트롤러(IMC)는 두 유형의 메모리 모두에서 작동할 수 있다고 발표되었다. UniDIMM의 목적은 가격과 가용성으로 인해 RAM 유형을 전환하기 꺼려질 수 있는 DDR3에서 DDR4로의 시장 전환을 돕는 것이다. UniDIMM은 일반 DDR4 SO-DIMM과 치수 및 핀 수가 동일하지만, 호환되지 않는 DDR4 SO-DIMM 소켓에 잘못 사용하는 것을 방지하기 위해 에지 커넥터의 노치 위치가 다르게 배치되어 있다.
DDR4-xxxx는 비트당 데이터 전송 속도를 나타내며 일반적으로 DDR 칩을 설명하는 데 사용된다. PC4-xxxxx는 초당 메가바이트 단위의 전체 전송 속도를 나타내며 모듈(조립된 DIMM)에만 적용된다. DDR4 메모리 모듈은 8바이트(64 데이터 비트) 너비의 버스에서 데이터를 전송하므로 모듈의 최대 전송 속도는 초당 전송 횟수에 8을 곱하여 계산된다.
후속 기술
2016년 인텔 개발자 포럼에서 DDR5 SDRAM의 미래가 논의되었다. 사양은 2016년 말에 확정되었지만 2020년 이전에는 모듈을 사용할 수 없었다. DDR4를 대체하려는 목적의 다른 메모리 기술, 즉 버전 3 및 4의 고대역 메모리(HBM)도 제안되었다.
2011년 JEDEC은 동일한 패키지 내의 CPU 바로 위에 적층된 메모리 다이를 배치하는 Wide I/O 2 표준을 도입했다. 이 구성은 넓은 인터페이스와 짧은 신호 길이 덕분에 DDR4 SDRAM에 비해 더 높은 대역폭과 향상된 전력 효율성을 제공한다. Wide I/O 2는 스마트폰과 같은 고성능 임베디드 및 모바일 장치에 사용되는 다양한 모바일 DDR SDRAM 표준을 대체하는 것을 목표로 한다.
이와 병행하여 하이닉스는 JEDEC JESD235로 표준화된 고대역 메모리 (HBM)를 개발했다. Wide I/O 2와 HBM은 모두 DDR4의 64비트에 비해 Wide I/O 2의 경우 최대 512비트로 매우 넓은 병렬 메모리 인터페이스를 활용하지만, DDR4보다는 낮은 주파수에서 작동한다. Wide I/O 2는 고성능 소형 장치를 위해 설계되었으며 종종 프로세서 또는 시스템 온 칩(SoC) 패키지에 통합된다. 반면 HBM은 그래픽 메모리 및 일반 컴퓨팅을 목표로 하며, 하이브리드 메모리 큐브(HMC)는 하이엔드 서버 및 기업용 응용 프로그램을 겨냥한다.
마이크론 테크놀로지의 하이브리드 메모리 큐브 (HMC) 적층 메모리는 직렬 인터페이스를 사용한다. 많은 다른 컴퓨터 버스들이 병렬 버스를 직렬 버스로 교체하는 방향으로 이동해 왔다. 예를 들어 병렬 ATA를 대체하는 직렬 ATA, PCI를 대체하는 PCI 익스프레스, 병렬 포트를 대체하는 직렬 포트 등이 있다. 일반적으로 직렬 버스는 확장이 더 쉽고 배선/트레이스가 적어 이를 사용하는 회로 기판 설계가 더 쉽다.
장기적으로 전문가들은 PCM (상변화 메모리), RRAM (저항성 랜덤 액세스 메모리) 또는 MRAM (자기 저항 랜덤 액세스 메모리)과 같은 비휘발성 RAM 유형이 DDR4 SDRAM과 그 후속 제품을 대체할 수 있다고 추측한다.
GDDR5 SGRAM은 DDR4 이전에 도입된 DDR3 SDRAM 기반의 그래픽용 동기 그래픽 RAM 유형이며 DDR4의 후속 제품이 아니다.
1234Jung, JY (2012년 9월 11일), 〈How DRAM Advancements are Impacting Server Infrastructure〉, 《Intel Developer Forum 2012》, Intel, Samsung; Active events, 2012년 11월 27일에 원본 문서에서 보존된 문서, 2012년 9월 15일에 확인함
↑Sobolev, Vyacheslav (2005년 5월 31일). “JEDEC: Memory standards on the way”. 《Digitimes》. Via tech. 2013년 12월 3일에 원본 문서에서 보존된 문서. 2011년 4월 28일에 확인함. Initial investigations have already started on memory technology beyond DDR3. JEDEC always has about three generations of memory in various stages of the standardization process: current generation, next generation, and future.
12“DDR4– the successor to DDR3 memory” online판. 《The "H"》. 2008년 8월 21일. 2011년 5월 26일에 원본 문서에서 보존된 문서. 2011년 4월 28일에 확인함. The JEDEC standardisation committee cited similar figures around one year ago
