Intel Itanium 2
L'Itanium 2 est un microprocesseur d'architecture IA-64. Il est le successeur de l'Itanium. Présenté pour la première fois le , il a été développé conjointement par Hewlett-Packard (HP) et Intel.
L'architecture Itanium est basée sur la technologie EPIC (Explicitly Parallel Instruction Computing), considérée comme le successeur du RISC.
Jusqu'à maintenant, tous les processeurs Itanium 2 partagent une hiérarchie de cache commune. Ils possèdent 16 Kio de cache de données de premier niveau (L1). Le cache de second niveau (L2), de 256 Kio, est unifié (contient les instructions et les données). Le cache de troisième niveau (L3) est aussi unifié. Sa taille varie de 1,5 Mio à 9 Mio. Dans un choix intéressant de conception, le cache L2 contient la logique suffisante pour effectuer des opérations de sémaphore sans mobiliser l'UAL principale.
Le bus d'Itanium 2, parfois appelé Scalability Port, est très souvent nommé bus McKinley. C'est un bus à 200 MHz à débit de données double (DDR), soit 400 MT/s, dont la largeur est de 128 bits, soit plus de trois fois la bande passante du bus Merced. En 2004, Intel sortit des processeurs dotés de bus à 266 MHz, augmentant la bande passante à 8,5 Go/s. En 2005, des processeurs dont la bande passante était de 10,6 Go/s apparurent sur le marché, dotés de bus à 333 MHz.
L'avenir de la famille des Itanium semble reposer dans les puces multi-cœurs, comme le montrent les informations disponibles au sujet des futures générations comme Montecito (Itanium² 9000), Montvale (Itanium 9100) et Tukwila (ce ne sont que des noms de code internes à Intel, finalement ces produits porteront très probablement également la marque Itanium).
Les systèmes d'exploitation fonctionnant sur Itanium 2 sont :
