SystemC est un ensemble de classes C++, pour la conception, la modélisation, la simulation et la vérification de circuits logiques numériques. Il apporte des constructions et interfaces pour interagir avec un moteur de simulation évènementielle de façon similaire à un langage de description de matériel (HDL) tout en permettant des modélisations de systèmes intégrant les parties matérielles et logicielles.
Un ensemble de macros permet d'avoir une syntaxe familière pour un développeur connaissant d'autres langages HDL (VHDL ou Verilog par exemple).
Standardisé et ratifié par la Open SystemC Initiative (OSCI) puis Accellera(en) Systems Initiative sous la norme IEEE Std. 1666-2011.
Description
SystemC permet de modéliser la partie matérielle d'un système numériques, comme un langage de description de matériel (HDL), tel que VHDL ou Verilog. Mais, comme n'étant qu'une surcouche au dessus de C++, les modélisation peuvent être de plus haut niveau, en intégrant des composantes logicielles ou en utilisant des abstractions de niveau plus élevé (transaction, threads par exemple).
Ce n'est pas un langage à part entière mais un ensemble de classes C++ qui introduisent les concepts nécessaires à la modélisation du matériel (par exemple la notion de processus concurrents). Conservant les fonctionnalités du C++, il reste possible de décrire des fonctions purement logicielles. SystemC permet donc de modéliser des systèmes matériels, logiciels, mixtes ou même non encore partitionnés. Il est donc particulièrement approprié à la conception de systèmes de type SoC.
SystemC intègre également la possibilité de simuler le modèle conçu, puis, par raffinements successifs, d'aboutir à une représentation implémentable.
SystemC a été développé en commun par plusieurs entreprises (voir la section historique). À cette fin, l'OSCI (Open SystemC Initiative) a été créé, chargé de diffuser, promouvoir et rédiger les spécifications de SystemC. En , SystemC est standardisé auprès de l'IEEE sous le nom de IEEE 1666-2005.
En 2011, une évolution majeure de SystemC est publiée avec la version 2.3 de la bibliothèque correspondant au standard IEEE 1666-2011.
Depuis, le développement et la diffusion du standard sont contrôlés par Accellera(en).
En plus du standard, Accellera distribue une implémentation de référence qui contient en plus des classes définies dans le standard, un moteur de simulation. D'autres implémentations existent liées à des outils de simulation propriétaires (par exemple les outils commerciaux de Cadence Design Systems, Mentor Graphics/Siemens EDA et Synopsys).
Il existe une proposition pour définir un sous-ensemble synthètisable de SystemC.
Cette proposition est à l'état de brouillon (draft) et est disponible chez Accellera en version 1.4
ICSC est un outil libre basé sur LLVM qui permet de transformer du code SystemC utilisant le sous-ensemble synthétisable en SystemVerilog. Le code généré peut par la suite être utilisé avec les outils de synthèse standard pour des cibles ASIC ou FPGA.
Version 2.3 avec révision du standard IEEE1666-2011 en 2011, avec notamment l'inclusion de TLM 2 au standard.
Version 3.3.0 et la révision du standard IEEE1666-2023 fin 2023.
En une alliance entre Accellera et l'OSCI est annoncée,.
En , Accellera annonce que la bibliothèque est dorénavant distribuée sous les termes de la licence Apache 2.0. À cette occasion la version 2.3.1 est distribuée.
La version de SystemC s'appuie sur C++17 pour moderniser la base de code, simplifier la syntaxe de certaines constructions et met à jour l'API pour interagir avec le moteur de simulation.
Depuis , Accellera propose un dépôt Git officiel public (hébergé sur GitHub) pour accéder au code source de la bibliothèque ainsi qu'aux versions en cours de développement.
