Centaur Technology

VIA C3

Os projetos C3 reservavam espaço para memórias cache de primeiro nível, tabelas de tradução de endereços e mecanismos de busca antecipada de dados. O acesso à memória podia limitar o desempenho, de modo que a redução do tamanho do núcleo não era aplicada de forma uniforme a esses componentes.

A arquitetura priorizava uma frequência de operação elevada com circuitos de execução relativamente simples. Recursos como execução fora de ordem exigiriam mais transistores, área e energia. O processamento das instruções mais frequentes era favorecido, enquanto operações menos utilizadas podiam ser realizadas por sequências de microcódigo. Essa divisão mantinha a compatibilidade com o conjunto x86, mesmo com uma organização interna diferente da dos processadores da Intel e da AMD.

A organização das etapas de execução procurava reduzir o número de ciclos necessário às instruções comuns de transferência entre registradores e memória. As instruções x86 menos utilizadas podiam ser decompostas em operações menores. Essas escolhas guardavam semelhança com propostas RISC, mas o processador continuava oferecendo ao software um conjunto de instruções CISC, o x86. Alguns processadores da família também tinham um conjunto alternativo de instruções, separado da interface x86 pública.

VIA C7

O núcleo Esther, também chamado de C5J, deu continuidade ao Nehemiah+ da família C3. A equipe manteve o objetivo de equilibrar desempenho, número de transistores e consumo de energia, com mudanças nos circuitos de busca de instruções, previsão de desvios e acesso às memórias cache.

A família C7 tinha 128 kB de cache de primeiro nível e 128 kB de segundo nível. Na apresentação de maio de 2005, a VIA anunciou modelos de até 2 GHz, fabricados pelo processo de 90 nm da IBM, com área de 30 mm². A arquitetura procurava melhorar o desempenho sem elevar o consumo ao nível dos processadores maiores destinados ao mesmo conjunto de aplicações. As mudanças nas memórias e na busca antecipada também foram examinadas em testes da plataforma.

VIA Nano

A arquitetura Isaiah, utilizada no Nano, acrescentou execução superescalar, processamento de instruções fora de ordem e suporte a 64 bits. O desenvolvimento procurava elevar o desempenho por watt sem um aumento proporcional do consumo térmico em relação ao C7.

Os núcleos passaram a distribuir operações entre unidades de execução enquanto mantinham a ordem exigida para a entrega dos resultados ao programa. A família também incorporou virtualização e recursos de segurança do PadLock. A evolução da arquitetura resultou em modelos de dois núcleos, como o Nano X2, anunciado em 2011.

Núcleo CNS

A Centaur anunciou o CNS no fim de 2019, com suporte a AVX-512 e um coprocessador para inteligência artificial. O projeto não chegou ao mercado antes da transferência de parte da equipe para a Intel em 2021. Os protótipos tinham até oito núcleos, frequência básica de 2 GHz e fabricação pelo processo de 16 nm da TSMC. Embora usassem um encapsulamento com a mesma disposição de contatos do soquete LGA2011-3 da Intel, não eram eletricamente compatíveis com as placas-mãe desse fabricante. Parte das soluções do projeto foi aproveitada em processadores da Zhaoxin.

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  Protótipo do processador CHA
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  Processador CHA com o encapsulamento aberto
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  Circuito do processador CHA

O sistema em um chip CHA reunia oito núcleos CNS e o coprocessador de aprendizagem profunda Ncore, com unidades de processamento que trabalhavam sobre 4.096 bytes em paralelo. O acelerador foi submetido aos testes MLPerf Inference v0.5, cujos resultados e condições de execução foram disponibilizados publicamente.

Área dos circuitos

A redução da área dos circuitos era uma das escolhas da Centaur para conter os custos e o consumo de energia. O C7 foi apresentado com área de 30 mm² no processo de 90 nm, enquanto a arquitetura Isaiah foi desenvolvida para o processo de 65 nm.