Lion Cove

Preditor de desvio

A predição de desvio foi fortalecida no Lion Cove com o bloco de predição do núcleo sendo 8 vezes mais largo do que na Redwood Cove. O preditor de desvio em um núcleo tenta prever o resultado quando existem caminhos de código divergentes ou desvios. O cache L0 do Branch Target Buffer (BTB) da Lion Cove foi duplicado para 256 entradas para armazenar um maior número de endereços alvos para um desvio tomado que pode ser usado para ajudar a prever o próximo desvio e para diminuir o número de erros.

Unidade inteira

A Lion Cove aumenta o número de unidades de lógica aritmética inteira (ALU) para seis. A Redwood Cove continha cinco ALUs que usavam um pipe de 256 bits de largura. O número de unidades de multiplicação de números inteiros aumentou de um para três, o que significa que o núcleo pode executar mais de uma operação de multiplicações de números inteiras por ciclo.

Motor vetorial

O design do motor vetorial da Intel na Lion Cove agora se assemelha mais ao usado pela AMD desde a Zen com quatro pipes para ponto flutuante e para a execução de vetores. Dois desses pipes lidam com multiplicações de pontos flutuantes e multiplicações-adições, enquanto os outros dois pipes lidam com adições de pontos flutuantes. O número de divisores de ponto flutuante aumentou de um para dois com a taxa de transferência melhorada. Para lidar com as instruções de ordenamento de vetores, o motor vetorial contém quatro ALUs SIMD, em vez de três na Redwood Cove.

A Lion Cove suporta instruções AVX-512, mas é desativado em gerações de processadores heterogêneos como Arrow Lake e Lunar Lake. Isto não é diferente da Golden Cove, Raptor Cove ou Redwood Cove que tinham o seu suporte ao AVX-512 desativado em todos os produtos heterogêneos que não são destinados aos servidores.

L0

Os caches L0 da Lion Cove são o que anteriormente eram conhecidos como caches de dados e instruções L1 em qualquer outra arquitetura de núcleo da CPU. Embora a Intel mantenha os maiores tamanhos de cache L0 nas arquiteturas principais recentes, elas conseguiram reduzir a latência de carga para uso em quatro ciclos, não visto desde a Skylake, em vez de cinco ciclos na Redwood Cove.

L1

O novo cache L1 de 192 KB no núcleo Lion Cove atua como um cache de buffer de nível médio entre os caches de dados e instruções L0 dentro do núcleo e o cache L2 fora do núcleo. Ele é focado em diminuir a latência no caso de erros no cache de dados L0 em vez de precisar acessar o cache L2. O acesso a dados no cache L1 vem com uma latência de nove ciclos, que é quase metade da latência que vem com o acesso ao cache L2.

L2

O cache L2 é importante para a arquitetura do núcleo Lion Cove, pois a dependência da Intel no cache L2 consiste em isolar os núcleos do desempenho lento do cache L3. O Lion Cove foi concebido para acomodar caches L2 configuráveis de 2,5 MB a 3 MB, dependendo do produto. A implementação do Lion Cove no Lunar Lake contém um cache L2 de 2,5 MB enquanto a variante Lion Cove no Arrow Lake contém um cache L2 de 3 MB. O cache L2 maior do Lion Cove continua a tendência da Intel de aumentar o tamanho do cache L2 para as últimas gerações de seus P-cores, como Golden Cove, Raptor Cove e Redwood Cove. A arquitetura do P-core da geração anterior Redwood Cove apresentava 2 MB de cache L2. No entanto, o aumento do tamanho do cache geralmente traz maior latência. O cache L2 do Lion Cove tem uma latência de 17 ciclos, em vez da latência de 16 ciclos do Redwood Cove. Teoricamente, o cache L2 pode fornecer uma largura de banda de 110 bytes por ciclo, mas isso foi limitado a 64 bytes por ciclo no Lunar Lake para economizar energia.

L3

A largura de banda de leitura quando um único núcleo da Lion Cove acessa o cache L3 regressou de 16 bytes por ciclo com a Redwood Cove para 10 bytes por ciclo para a Lion Cove. Apesar desta largura de banda menor na leitura e escrita de dados, a latência da Lion Cove acessando os dados no L3 foi reduzida de 75 ciclos para 51 ciclos no Lunar Lake. No entanto, a Lion Cove no Arrow Lake sofre de latência muito maior em 84 ciclos devido a um design de barramento em anel mais longo, pois o cache L3 dele está sendo compartilhado por seus P-cores e E-cores. O cache L3 do Lunar Lake é exclusivo para seus quatro P-cores Lion Cove, enquanto seus quatro E-cores estão em uma "ilha" separada sem um cache L3.