| Fabricação de dispositivos semicondutores
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Na fabricação de semicondutores, o "processo de 3 nm" é o próximo encolhimento de matriz (die shrink) após o nó tecnológico de "5 nm" dos transistores MOSFET (transistor de efeito de campo metal-óxido-semicondutor). A fabricante de chips sul-coreana Samsung iniciou o envio de seus chips com processo gate all around (GAA) de "3 nm", denominado 3GAA, em meados de 2022. Em 29 de dezembro de 2022, a fabricante de chips taiwanesa TSMC anunciou que a produção em volume utilizando seu nó de semicondutores de "3 nm" (N3) estava em andamento com bons rendimentos. Um processo de chip de "3 nm" aprimorado chamado "N3E" iniciou sua produção em 2023. A fabricante americana Intel iniciou sua produção na classe de "3 nm" em 2024.
O processo de "3 nm" da Samsung é baseado na tecnologia GAAFET (transistor de efeito de campo com porta em todo o entorno), um tipo de tecnologia MOSFET de múltiplas portas, enquanto o processo de 3 nm da TSMC ainda utiliza a tecnologia FinFET (transistor de efeito de campo em barbatana), apesar de a TSMC também desenvolver transistores GAAFET de forma paralela. Especificamente, a Samsung planejou utilizar sua própria variante de GAAFET chamada MBCFET (multi-bridge channel field-effect transistor). O processo da Intel (apelidado de "Intel 3", sem o sufixo "nm") utiliza uma versão refinada, aprimorada e otimizada da tecnologia FinFET em comparação com seus nós de processo anteriores em termos de desempenho obtido por watt, uso de litografia EUV, e melhorias de consumo de potência e área ocupada.
| Nome do nó | Espaçamento de porta (Gate pitch) | Espaçamento de metal (Metal pitch) | Ano |
|---|---|---|---|
| "5 nm" | 51 nm | 30 nm | 2020 |
| "3 nm" | 48 nm | 24 nm | 2022 |
| "2 nm" | 45 nm | 20 nm | 2025 |
| "1 nm" | 40 nm | 16 nm | 2027 |
O termo "3 nanômetros" não possui relação direta com nenhuma característica física real (como o comprimento do canal, o espaçamento de metal ou o espaçamento de porta) dos transistores. De acordo com as projeções contidas na atualização de 2021 do International Roadmap for Devices and Systems publicado pela Associação de Padrões da IEEE, espera-se que um nó de "3 nm" possua um espaçamento de porta contatada de 48 nanômetros e um espaçamento de metal mais denso de 24 nanômetros.
Contudo, na prática comercial do mundo real, "3 nm" é utilizado prioritariamente como um termo de marketing por fabricantes individuais de microchips (fundições) para se referir a uma nova geração aprimorada de chips semicondutores de silício em termos de aumento na densidade de transistores (ou seja, um maior grau de miniaturização), maior velocidade operacional e consumo de energia reduzido. Não há um acordo em toda a indústria entre os diferentes fabricantes sobre quais números exatos definiriam um nó de "3 nm". Tipicamente, a fabricante do chip refere-se ao seu próprio nó de processo anterior (neste caso, o nó de "5 nm") para fins de comparação métrica.
Por exemplo, a TSMC declarou em agosto de 2020 que seus chips FinFET de 3 nm reduziriam o consumo de energia em 25–30% na mesma velocidade, aumentariam a velocidade em 10–15% sob o mesmo consumo de potência e elevariam a densidade de transistores em cerca de 33% em comparação com os seus chips FinFET de "5 nm" anteriores. Por outro lado, a Samsung declarou em junho de 2022 que seu processo de "3 nm" reduziria o consumo de energia em 45%, melhoraria o desempenho em 23% e diminuiria a área de superfície em 16% em comparação com o seu processo anterior de "5 nm". A litografia EUV enfrenta novos desafios em "3 nm", o que levou à necessidade do uso de múltiplos padrões (multipatterning).
