Dispositivo multigate

Um MOSFET de porta dupla e seu símbolo esquemático
Um MOSFET de porta dupla e seu símbolo esquemático

Um dispositivo multiportas, MOSFET multiportas ou transistor de efeito de campo multiportas (MuGFET) refere-se a um transistor de efeito de campo metal-óxido-semicondutor (MOSFET) que possui mais de uma porta em um único transistor. Múltiplas portas podem ser controladas por um único eletrodo de porta, em que as múltiplas superfícies de porta atuam eletricamente como uma única porta, ou por eletrodos de porta independentes. Um dispositivo multiportas que emprega eletrodos de porta independentes é às vezes chamado de transistor de efeito de campo de múltiplas portas independentes (MIGFET). Os dispositivos multiportas mais amplamente utilizados são o FinFET (transistor de efeito de campo em barbatana) e o GAAFET (transistor de efeito de campo com porta ao redor), que são transistores não planares, ou transistores 3D.

Os transistores multiportas são uma das várias estratégias que estão sendo desenvolvidas pelos fabricantes de semicondutores MOS para criar microprocessadores e células de memória cada vez menores, o que é coloquialmente chamado de extensão da Lei de Moore (em sua versão estreita e específica sobre o escalonamento de densidade, excluindo sua fusão histórica descuidada com o escalonamento de Dennard). Têm sido relatados esforços de desenvolvimento em transistores multiportas pelo Laboratório Eletrotécnico, Toshiba, Grenoble INP, Hitachi, IBM, TSMC, UC Berkeley, Infineon Technologies, Intel, AMD, Samsung Electronics, KAIST, Freescale Semiconductor e outros, e o ITRS previu corretamente que tais dispositivos seriam a pedra angular das tecnologias sub-32 nm. O principal obstáculo para a implementação generalizada é a manufaturabilidade, pois tanto os projetos planares quanto os não planares apresentam desafios significativos, especialmente no que diz respeito à litografia e padronização. Outras estratégias complementares para o escalonamento de dispositivos incluem a engenharia de deformação do canal, tecnologias baseadas em silício sobre isolante e materiais de porta metálica/high-κ.

Os MOSFETs de porta dupla são comumente usados em misturadores de frequência muito alta (VHF) e em amplificadores front-end de VHF sensíveis. Eles estão disponíveis junto a fabricantes como Motorola, NXP Semiconductors e Hitachi.

Tipos

Vários modelos multiportas

Dezenas de variantes de transistores multiportas podem ser encontradas na literatura. Em geral, essas variantes podem ser diferenciadas e classificadas em termos de arquitetura (projeto planar vs. não planar) e número de canais/portas (2, 3 ou 4).

MOSFET planar de porta dupla (DGMOS)

Um MOSFET planar de porta dupla (DGMOS) emprega processos de fabricação planares convencionais (camada por camada) para criar dispositivos MOSFET (transistor de efeito de campo metal-óxido-semicondutor) de porta dupla, evitando requisitos de litografia mais rigorosos associados a estruturas de transistores verticais não planares. Em transistores planares de porta dupla, o canal dreno-fonte é imprensado entre duas pilhas de porta/óxido de porta fabricadas de forma independente. O principal desafio na fabricação de tais estruturas é alcançar um autoalinhamento satisfatório entre as portas superior e inferior.

FlexFET

O FlexFET é um transistor planar de portas duplas independentes com um MOSFET de porta superior metálica damascena e uma porta inferior de JFET implantada que são autoalinhados em uma trincheira de porta. Este dispositivo é altamente escalável devido ao seu comprimento de canal sublitográfico; extensões não implantadas ultra-rasas de fonte e dreno; regiões de fonte e dreno elevadas não epitaxiais; e fluxo de processamento de porta por último (gate-last). O FlexFET é um verdadeiro transistor de porta dupla no sentido de que (1) tanto a porta superior quanto a inferior fornecem operação de transistor, e (2) a operação das portas é acoplada de modo que a operação da porta superior afeta a operação da porta inferior e vice-versa. O FlexFET foi desenvolvido e é fabricado pela American Semiconductor, Inc.

FinFET

Um dispositivo FinFET de porta dupla
Um MOSFET FinFET em SOI
A NVIDIA GTX 1070 de 2016, que usa um chip Pascal baseado em FinFET de 16 nm fabricado pela TSMC
A NVIDIA GTX 1070 de 2016, que usa um chip Pascal baseado em FinFET de 16 nm fabricado pela TSMC

O FinFET (transistor de efeito de campo em barbatana) é um tipo de transistor não planar, ou transistor "3D" (não deve ser confundido com microchips 3D). O FinFET é uma variação dos MOSFETs tradicionais que se distingue pela presença de um canal de inversão fino de silício em forma de "barbatana" (fin) no topo do substrato, permitindo que a porta faça dois pontos de contato: os lados esquerdo e direito da barbatana. A espessura da barbatana (medida na direção da fonte para o dreno) determina o comprimento efetivo do canal do dispositivo. A estrutura de porta envolvente fornece um melhor controle elétrico sobre o canal e, assim, ajuda a reduzir a corrente de fuga e a superar outros efeitos de canal curto.

O primeiro tipo de transistor FinFET foi chamado de transistor de canal esguio empobrecido ou transistor "DELTA", que foi fabricado pela primeira vez por Digh Hisamoto, Toru Kaga, Yoshifumi Kawamoto e Eiji Takeda do Laboratório Central de Pesquisa da Hitachi em 1989. No final da década de 1990, Digh Hisamoto começou a colaborar com uma equipe internacional de pesquisadores para desenvolver ainda mais a tecnologia DELTA, incluindo Chenming Hu da TSMC e uma equipe de pesquisa da UC Berkeley que incluía Tsu-Jae King Liu, Jeffrey Bokor, Xuejue Huang, Leland Chang, Nick Lindert, S. Ahmed, Cyrus Tabery, Yang-Kyu Choi, Pushkar Ranade, Sriram Balasubramanian, A. Agarwal e M. Ameen. Em 1998, a equipe desenvolveu os primeiros FinFETs de canal N e fabricou com sucesso dispositivos de até um processo de 17 nm. No ano seguinte, eles desenvolveram os primeiros FinFETs de canal P. Eles cunharam o termo "FinFET" (fin field-effect transistor) em um artigo de dezembro de 2000.

No uso atual, o termo FinFET tem uma definição menos precisa. Entre os fabricantes de microprocessadores, a AMD, a IBM e a Freescale descrevem seus esforços de desenvolvimento de porta dupla como desenvolvimento de FinFET, ao passo que a Intel evita usar o termo ao descrever sua arquitetura tri-gate intimamente relacionada. Na literatura técnica, o termo FinFET é usado de forma um tanto genérica para descrever qualquer arquitetura de transistor multiportas baseada em barbatana, independentemente do número de portas. É comum que um único transistor FinFET contenha várias barbatanas, dispostas lado a lado e todas cobertas pela mesma porta, atuando eletricamente como uma só, para aumentar a força de condução e o desempenho. A porta também pode cobrir a totalidade da(s) barbatana(s).

Um transistor de 25 nm operando com apenas 0,7 volt foi demonstrado em dezembro de 2002 pela TSMC (Taiwan Semiconductor Manufacturing Company). O projeto "Omega FinFET" recebeu esse nome devido à semelhança entre a letra grega ómega (Ω) e o formato no qual a porta envolve a estrutura de fonte/dreno. Ele possui um atraso de porta de apenas 0,39 picossegundo (ps) para o transistor do tipo N e 0,88 ps para o do tipo P.

Em 2004, a Samsung Electronics demonstrou um projeto "Bulk FinFET", o que tornou possível a produção em massa de dispositivos FinFET. Eles demonstraram uma memória RAM dinâmica (DRAM) fabricada com um processo Bulk FinFET de 90 nm. Em 2006, uma equipe de pesquisadores coreanos do Instituto Avançado de Ciência e Tecnologia da Coreia (KAIST) e do National Nano Fab Center desenvolveu um transistor de 3 nm, o menor dispositivo nanoeletrônico do mundo, baseado na tecnologia FinFET. Em 2011, os pesquisadores da Universidade Rice, Masoud Rostami e Kartik Mohanram, demonstraram que os FinFETs podem ter duas portas eletricamente independentes, o que dá aos projetistas de circuitos mais flexibilidade para projetar com portas eficientes e de baixa potência.

Em 2012, a Intel começou a usar FinFETs em seus futuros dispositivos comerciais. Vazamentos sugerem que o FinFET da Intel possui um formato incomum de triângulo em vez de retângulo, e especula-se que isso possa ocorrer porque um triângulo tem uma maior resistência estrutural e pode ser fabricado de forma mais confiável ou porque um prisma triangular possui uma maior proporção de área por volume do que um prisma retangular, aumentando assim o desempenho de comutação.

Em setembro de 2012, a GlobalFoundries anunciou planos para oferecer uma tecnologia de processo de 14 nanômetros apresentando transistores tridimensionais FinFET em 2014. No mês seguinte, a empresa rival TSMC anunciou o início da produção inicial ou "de risco" de FinFETs de 16 nm em novembro de 2013.

Em março de 2014, a TSMC anunciou que estava se aproximando da implementação de vários processos de fabricação de wafers matrizes de FinFETs de 16 nm:

A AMD lançou GPUs usando sua arquitetura de chip Polaris e fabricadas em FinFET de 14 nm em junho de 2016. A empresa tentou produzir um projeto para fornecer um "salto geracional na eficiência energética", oferecendo também taxas de quadros estáveis para gráficos, jogos, realidade virtual e aplicações multimídia.

Em março de 2017, a Samsung e a eSilicon anunciaram o tapeout para a produção de um ASIC FinFET de 14 nm em um encapsulamento 2.5D.

Transistor tri-gate

Um transistor tri-gate, também conhecido como transistor de porta tripla, é um tipo de MOSFET com uma porta em três de seus lados. Um transistor de porta tripla foi demonstrado pela primeira vez em 1987 por uma equipe de pesquisa da Toshiba que incluía K. Hieda, Fumio Horiguchi e H. Watanabe. Eles perceberam que o corpo totalmente empobrecido (FD) de um transistor estreito baseado em silício bulk ajudava a melhorar a comutação devido a um efeito reduzido de polarização do corpo. Em 1992, um MOSFET de porta tripla foi demonstrado pelo pesquisador da IBM Hon-Sum Wong.

A Intel anunciou essa tecnologia em setembro de 2002. A Intel anunciou "transistores de porta tripla" que maximizam o "desempenho de comutação do transistor e diminuem a fuga que desperdiça energia". Um ano depois, em setembro de 2003, a AMD anunciou que estava trabalhando em uma tecnologia semelhante na Conferência Internacional sobre Dispositivos e Materiais de Estado Sólido. Nenhum outro anúncio dessa tecnologia foi feito até o anúncio da Intel em maio de 2011, embora tenha sido declarado na IDF 2011 que eles demonstraram um chip de SRAM funcional baseado nessa tecnologia na IDF 2009.

Em 23 de abril de 2012, a Intel lançou uma nova linha de CPUs, denominada Ivy Bridge, que apresenta transistores tri-gate. A Intel vinha trabalhando em sua arquitetura tri-gate desde 2002, mas foi necessário esperar até 2011 para resolver os problemas de produção em massa. O novo estilo de transistor foi descrito em 4 de maio de 2011, em São Francisco. Foi anunciado que as fábricas da Intel deveriam passar por atualizações ao longo de 2011 e 2012 para serem capazes de fabricar as CPUs Ivy Bridge. Foi anunciado que os novos transistores também seriam usados nos chips Atom da Intel para dispositivos de baixa potência.

A fabricação tri-gate foi usada pela Intel para a arquitetura de transistores não planares utilizada nos processadores Ivy Bridge, Haswell e Skylake. Esses transistores empregam uma única porta empilhada no topo de duas portas verticais (a única porta envolta em três lados do canal), permitindo essencialmente três vezes a área de superfície para a passagem dos elétrons. A Intel relata que seus transistores tri-gate reduzem a fuga na sub-limiar e consomem muito menos energia elétrica do que os transistores anteriores. Isso permite uma velocidade até 37% maior ou um consumo de energia inferior a 50% do tipo anterior de transistores usados pela Intel.

A Intel explica: "O controle adicional permite que flua o máximo possível de corrente de transistor quando o transistor está no estado 'ligado' (para desempenho), e o mais próximo possível de zero quando está no estado 'desligado' (para minimizar a energia), e permite que o transistor mude muito rapidamente entre os dois estados (novamente, para desempenho)." A Intel declarou que todos os produtos após a microarquitetura Sandy Bridge seriam baseados neste projeto.

O termo tri-gate é às vezes usado genericamente para denotar qualquer FET multiportas com três portas ou canais efetivos.

FET de porta ao redor (GAAFET)

Os FETs de porta ao redor (GAAFETs) são os sucessores dos FinFETs, pois podem funcionar em tamanhos abaixo de 7 nm. Eles foram usados pela IBM para demonstrar a tecnologia de processo de 5 nm.

O GAAFET, também conhecido como transistor de porta envolvente (SGT), é semelhante em conceito a um FinFET, exceto que o material da porta envolve a região do canal por todos os lados. Dependendo do projeto, os FETs de porta ao redor podem ter duas ou quatro portas efetivas. Os FETs de porta ao redor foram caracterizados com sucesso tanto teórica quanto experimentalmente. Eles também foram gravados com sucesso em nanofios de InGaAs, que possuem uma mobilidade eletrônica maior do que o silício.

Um MOSFET de porta ao redor (GAA) foi demonstrado pela primeira vez em 1988 por uma equipe de pesquisa da Toshiba que incluía Fujio Masuoka, Hiroshi Takato e Kazumasa Sunouchi, que demonstraram um GAAFET de nanofio vertical que chamaram de "transistor de porta envolvente" (SGT). Masuoka, mais conhecido como o inventor da memória flash, posteriormente deixou a Toshiba e fundou a Unisantis Electronics em 2004 para pesquisar a tecnologia de porta envolvente juntamente com a Universidade de Tohoku. Em 2006, uma equipe de pesquisadores coreanos do Instituto Avançado de Ciência e Tecnologia da Coreia (KAIST) e do National Nano Fab Center desenvolveu um transistor de 3 nm, o menor dispositivo nanoeletrônico do mundo, baseado na tecnologia FinFET de porta ao redor (GAA). Os transistores GAAFET podem fazer uso de materiais de porta metálica/high-k. Foram demonstrados GAAFETs com até 7 nanofolhas (nanosheets), o que permite um melhor desempenho e/ou uma pegada de dispositivo reduzida. As larguras das nanofolhas nos GAAFETs são controláveis, o que permite ajustar mais facilmente as características do dispositivo.

A partir de 2020, a Samsung e a Intel anunciaram planos para produzir em massa transistores GAAFET (especificamente transistores MBCFET), enquanto a TSMC anunciou que continuará a usar FinFETs em seu nó de 3 nm, apesar de a TSMC também estar desenvolvendo transistores GAAFET.

FET de canal multiponte (MBCFET)

Um FET de canal multiponte (MBCFET) é semelhante a um GAAFET, exceto pelo uso de nanofolhas (nanosheets) em vez de nanofios. MBCFET é uma marca nominativa (marca registrada) registrada nos EUA para a Samsung Electronics. A Samsung planeja produzir em massa transistores MBCFET no nó de 3 nm para seus clientes de fundição. A Intel também está desenvolvendo o RibbonFET, uma variação de transistores de "nanofita" (nanoribbon) MBCFET. Ao contrário dos FinFETs, tanto a largura quanto o número de folhas podem ser variados para ajustar a força de condução ou a quantidade de corrente que o transistor pode conduzir a uma determinada tensão. As folhas frequentemente variam de 8 a 50 nanômetros de largura. A largura das nanofolhas é conhecida como Weff, ou largura efetiva.

Necessidade da indústria

Os transistores planares têm sido o núcleo dos circuitos integrados por várias décadas, durante as quais o tamanho dos transistores individuais diminuiu continuamente. À medida que o tamanho diminui, os transistores planares sofrem cada vez mais com o indesejável efeito de canal curto, especialmente a corrente de fuga no estado "desligado" (off-state), o que aumenta a potência em repouso exigida pelo dispositivo.

Em um dispositivo multiportas, o canal é cercado por várias portas em múltiplas superfícies. Assim, ele fornece um melhor controle elétrico sobre o canal, permitindo uma supressão mais eficaz da corrente de fuga no estado "desligado". Múltiplas portas também permitem uma corrente aprimorada no estado "ligado", também conhecida como corrente de condução (drive current). Os transistores multiportas também fornecem um melhor desempenho analógico devido a um ganho intrínseco mais alto e menor modulação do comprimento do canal. Essas vantagens se traduzem em menor consumo de energia e melhor desempenho do dispositivo. Os dispositivos não planares também são mais compactos do que os transistores planares convencionais, permitindo uma maior densidade de transistores, o que se traduz em uma microeletrônica geral menor.

Desafios de integração

Os principais desafios para integrar dispositivos multiportas não planares nos processos convencionais de fabricação de semicondutores incluem:

  • Fabricação de uma "barbatana" de silício fina com dezenas de nanômetros de largura
  • Fabricação de portas combinadas em múltiplos lados da barbatana

Modelagem compacta

Diferentes estruturas FinFET que podem ser modeladas pelo BSIM-CMG

O BSIMCMG106.0.0, lançado oficialmente em 1 de março de 2012 pelo Grupo BSIM da UC Berkeley, é o primeiro modelo padrão para FinFETs. O BSIM-CMG é implementado em Verilog-A. Formulações físicas baseadas no potencial de superfície são derivadas tanto para modelos intrínsecos quanto extrínsecos com dopagem corporal finita. Os potenciais de superfície nas extremidades da fonte e do dreno são resolvidos analiticamente com efeitos de empobrecimento de polissilício (poly-depletion) e mecânica quântica. O efeito da dopagem corporal finita é capturado por meio de uma abordagem de perturbação. A solução analítica do potencial de superfície concorda estreitamente com os resultados da simulação de dispositivos bidimensionais (2-D). Se a concentração de dopagem do canal for baixa o suficiente para ser negligenciada, a eficiência computacional pode ser melhorada ainda mais definindo uma flag específica (COREMOD = 1).

Todo o comportamento importante do transistor de múltiplas portas (MG) é capturado por este modelo. A inversão de volume está incluída na solução da Equação de Poisson, portanto a formulação subsequente de I–V captura automaticamente o efeito de inversão de volume. A análise do potencial eletrostático no corpo dos MOSFETs MG forneceu uma equação de modelo para efeitos de canal curto (SCE). O controle eletrostático extra das portas finais (portas superior/inferior) (porta tripla ou quádrupla) também é capturado no modelo de canal curto.

Ver também

Referências

  1. ↑ Risch, L. "Pushing CMOS Beyond the Roadmap", Proceedings of ESSCIRC, 2005, p. 63.
  2. ↑ Table39b Arquivado em 2007-09-27 no Wayback Machine
  3. ↑ «Motorola 3N201 Datasheet - Datasheetspdf.com». Datasheetpdf.com. Consultado em 8 de janeiro de 2023
  4. ↑ «3SK45 Datasheet - Alldatasheet.com» (PDF). Consultado em 8 de janeiro de 2023
  5. ↑ «BF1217WR Datasheet» (PDF). Consultado em 8 de janeiro de 2023
  6. ↑ Wong, H-S.; Chan, K.; Taur, Y. (10 de dezembro de 1997). «Self-aligned (Top and bottom) double-gate MOSFET with a 25 nm thick silicon channel». International Electron Devices Meeting. IEDM Technical Digest. [S.l.: s.n.] pp. 427–430. ISBN 978-0-7803-4100-5. ISSN 0163-1918. doi:10.1109/IEDM.1997.650416
  7. ↑ Wilson, D.; Hayhurst, R.; Oblea, A.; Parke, S.; Hackler, D. "Flexfet: Independently-Double-Gated SOI Transistor With Variable Vt and 0.5V Operation Achieving Near Ideal Subthreshold Slope" SOI Conference, 2007 IEEE International
  8. ↑ «What is Finfet?». Computer Hope. 26 de abril de 2017. Consultado em 4 de julho de 2019
  9. ↑ «IEEE Andrew S. Grove Award Recipients». IEEE Andrew S. Grove Award. Institute of Electrical and Electronics Engineers. Consultado em 4 de julho de 2019. Arquivado do original em 9 de setembro de 2018
  10. ↑ Colinge, J.P. (2008). FinFETs and Other Multi-Gate Transistors. [S.l.]: Springer Science & Business Media. pp. 11 & 39. ISBN 978-0-387-71751-7
  11. ↑ Hisamoto, D.; Kaga, T.; Kawamoto, Y.; Takeda, E. (dezembro de 1989). «A fully depleted lean-channel transistor (DELTA)-a novel vertical ultra thin SOI MOSFET». International Technical Digest on Electron Devices Meeting. [S.l.: s.n.] pp. 833–836. doi:10.1109/IEDM.1989.74182
  12. 1 2 Tsu-Jae King, Liu (11 de junho de 2012). «FinFET: History, Fundamentals and Future». University of California, Berkeley. Symposium on VLSI Technology Short Course. Consultado em 9 de julho de 2019
  13. ↑ Hisamoto, Digh; Hu, Chenming; Bokor, J.; King, Tsu-Jae; Anderson, E.; et al. (dezembro de 2000). «FinFET-a self-aligned double-gate MOSFET scalable to 20 nm». IEEE Transactions on Electron Devices. 47 (12): 2320–2325. Bibcode:2000ITED...47.2320H. CiteSeerX 10.1.1.211.204Acessível livremente. doi:10.1109/16.887014
  14. ↑ «AMD Newsroom». Amd.com. 10 de setembro de 2002. Consultado em 7 de julho de 2015. Cópia arquivada em 13 de maio de 2010
  15. ↑ «Intel Silicon Technology Innovations». Intel.com. Consultado em 10 de março de 2014. Cópia arquivada em 3 de setembro de 2011
  16. ↑ Shimpi, Anand Lal. «Intel Announces first 22nm 3D Tri-Gate Transistors, Shipping in 2H 2011». www.anandtech.com. Arquivado do original em 19 de julho de 2012
  17. ↑ «Still Room at the Bottom.(nanometer transistor developed by Yang-kyu Choi from the Korea Advanced Institute of Science and Technology )», Nanoparticle News, 1 de abril de 2006, cópia arquivada em 6 de novembro de 2012
  18. 1 2 Lee, Hyunjin; et al. (2006). «Sub-5nm All-Around Gate FinFET for Ultimate Scaling». 2006 Symposium on VLSI Technology, 2006. Digest of Technical Papers. [S.l.: s.n.] pp. 58–59. ISBN 978-1-4244-0005-8. doi:10.1109/VLSIT.2006.1705215. hdl:10203/698
  19. ↑ Rostami, M.; Mohanram, K. (2011). «Dual-Vth Independent-Gate FinFETs for Low Power Logic Circuits». IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 30 (3): 337–349. doi:10.1109/TCAD.2010.2097310. hdl:1911/72088
  20. ↑ «Intel's FinFETs are less fin and more triangle». EE Times. Consultado em 10 de março de 2014. Cópia arquivada em 31 de maio de 2013
  21. ↑ «Globalfoundries looks leapfrog fab rivals with new process». EE Times. Consultado em 10 de março de 2014. Cópia arquivada em 2 de fevereiro de 2013
  22. ↑ «TSMC taps ARM's V8 on road to 16 nm FinFET». EE Times. Consultado em 10 de março de 2014. Cópia arquivada em 1 de novembro de 2012
  23. ↑ Josephine Lien; Steve Shen (31 de março de 2014). «TSMC likely to launch 16 nm FinFET+ process at year-end 2014, and "FinFET Turbo" later in 2015-16». DIGITIMES. Consultado em 31 de março de 2014
  24. ↑ Smith, Ryan. «The AMD Radeon RX 480 Preview: Polaris Makes Its Mainstream Mark». Consultado em 3 de junho de 2018. Arquivado do original em 30 de junho de 2016
  25. ↑ «AMD Demonstrates Revolutionary 14nm FinFET Polaris GPU Architecture». AMD. 4 de janeiro de 2016. Consultado em 4 de janeiro de 2016
  26. ↑ «High-performance, high-bandwidth IP platform for Samsung 14LPP process technology». 22 de março de 2017
  27. ↑ «Samsung and eSilicon Taped Out 14nm Network Processor with Rambus 28G SerDes Solution». 22 de março de 2017
  28. ↑ Colinge, J.P. (2008). FinFETs and Other Multi-Gate Transistors. [S.l.]: Springer Science & Business Media. p. 12. ISBN 978-0-387-71751-7
  29. ↑ Hieda, K.; Horiguchi, Fumio; Watanabe, H.; Sunouchi, Kazumasa; Inoue, I.; Hamamoto, Takeshi (dezembro de 1987). «New effects of trench isolated transistor using side-wall gates». 1987 International Electron Devices Meeting. [S.l.: s.n.] pp. 736–739. doi:10.1109/IEDM.1987.191536
  30. ↑ Brozek, Tomasz (2017). Micro- and Nanoelectronics: Emerging Device Challenges and Solutions. [S.l.]: CRC Press. pp. 116–7. ISBN 978-1-351-83134-5
  31. ↑ Wong, Hon-Sum (dezembro de 1992). «Gate-current injection and surface impact ionization in MOSFET's with a gate induced virtual drain». International Technical Digest on Electron Devices Meeting. [S.l.: s.n.] pp. 151–154. ISBN 0-7803-0817-4. doi:10.1109/IEDM.1992.307330
  32. ↑ High Performance Non-Planar Tri-gate Transistor Architecture; Dr. Gerald Marcyk. Intel, 2002
  33. ↑ [ligação inativa]
  34. ↑ «AMD Details Its Triple-Gate Transistors». Xbitlabs.com. Consultado em 10 de março de 2014. Cópia arquivada em 10 de março de 2014
  35. ↑ «IDF 2011: Intel Looks to Take a Bite Out of ARM, AMD With 3D FinFET Tech». DailyTech. Consultado em 10 de março de 2014. Cópia arquivada em 10 de março de 2014
  36. ↑ Miller, Michael J. «Intel Releases Ivy Bridge: First Processor with "Tri-Gate" Transistor». PC Magazine. Consultado em 23 de abril de 2012. Cópia arquivada em 28 de dezembro de 2019
  37. ↑ «Intel Reinvents Transistors Using New 3-D Structure». Intel. Consultado em 5 de abril de 2011
  38. 1 2 «Transistors go 3D as Intel re-invents the microchip». Ars Technica. 5 de maio de 2011. Consultado em 7 de maio de 2011
  39. ↑ Murray, Matthew (4 de maio de 2011). «Intel's New Tri-Gate Ivy Bridge Transistors: 9 Things You Need to Know». PC Magazine. Consultado em 7 de maio de 2011
  40. ↑ Cartwright J. (2011). «Intel enters the third dimension». Nature. doi:10.1038/news.2011.274. Consultado em 10 de maio de 2015
  41. ↑ Intel to Present on 22-nm Tri-gate Technology at VLSI Symposium (ElectroIQ 2012) Arquivado em 2012-04-15 no Wayback Machine
  42. ↑ «Below 22nm, spacers get unconventional: Interview with ASM». ELECTROIQ. Consultado em 4 de maio de 2011
  43. ↑ Dan Grabham (6 de maio de 2011). «Intel's Tri-Gate transistors: everything you need to know». TechRadar (em inglês). Consultado em 21 de janeiro de 2022
  44. ↑ Claeys, C.; Murota, J.; Tao, M.; Iwai, H.; Deleonibus, S. (2015). ULSI Process Integration 9. [S.l.]: The Electrochemical Society. p. 109. ISBN 978-1-60768-675-0
  45. 1 2 Ishikawa, Fumitaro; Buyanova, Irina (2017). Novel Compound Semiconductor Nanowires: Materials, Devices, and Applications. [S.l.]: CRC Press. p. 457. ISBN 978-1-315-34072-2
  46. ↑ Singh, N.; Agarwal, A.; Bera, L. K.; Liow, T. Y.; Yang, R.; Rustagi, S. C.; Tung, C. H.; Kumar, R.; Lo, G. Q.; Balasubramanian, N.; Kwong, D. (2006). «High-Performance fully depleted Silicon Nanowire Gate-All-Around CMOS devices». IEEE Electron Device Letters. 27 (5): 383–386. Bibcode:2006IEDL...27..383S. ISSN 0741-3106. doi:10.1109/LED.2006.873381
  47. ↑ Dastjerdy, E.; Ghayour, R.; Sarvari, H. (agosto de 2012). «Simulation and analysis of the frequency performance of a new silicon nanowire MOSFET structure». Physica E. 45: 66–71. Bibcode:2012PhyE...45...66D. doi:10.1016/j.physe.2012.07.007
  48. ↑ Gu, J. J.; Liu, Y. Q.; Wu, Y. Q.; Colby, R.; Gordon, R. G.; Ye, P. D. (dezembro de 2011). «First experimental demonstration of gate-all-around III–V MOSFETs by top-down approach» (PDF). 2011 International Electron Devices Meeting. [S.l.: s.n.] pp. 33.2.1–33.2.4. ISBN 978-1-4577-0505-2. arXiv:1112.3573Acessível livremente. doi:10.1109/IEDM.2011.6131662. Consultado em 10 de maio de 2015
  49. ↑ Masuoka, Fujio; Takato, Hiroshi; Sunouchi, Kazumasa; Okabe, N.; Nitayama, Akihiro; Hieda, K.; Horiguchi, Fumio (dezembro de 1988). «High performance CMOS surrounding gate transistor (SGT) for ultra high density LSIs». Technical Digest, International Electron Devices Meeting. [S.l.: s.n.] pp. 222–225. doi:10.1109/IEDM.1988.32796
  50. ↑ Brozek, Tomasz (2017). Micro- and Nanoelectronics: Emerging Device Challenges and Solutions. [S.l.]: CRC Press. p. 117. ISBN 978-1-351-83134-5
  51. ↑ «Company Profile». Unisantis Electronics. Consultado em 17 de julho de 2019. Cópia arquivada em 22 de fevereiro de 2007
  52. ↑ «Still Room at the Bottom». Nanoparticle News. 1 de abril de 2006. Consultado em 17 de julho de 2019. Cópia arquivada em 6 de novembro de 2012
  53. ↑ LaPedus, Mark (25 de janeiro de 2021). «New Transistor Structures At 3nm/2nm». Semiconductor Engineering. Consultado em 23 de dezembro de 2022
  54. ↑ Cutress, Ian. «Where are my GAA-FETs? TSMC to Stay with FinFET for 3nm». AnandTech.com. Arquivado do original em 26 de agosto de 2020
  55. ↑ «TSMC Plots an Aggressive Course for 3 nm Lithography and Beyond - ExtremeTech». www.extremetech.com
  56. ↑ Cutress, Ian. «Samsung Announces 3 nm GAA MBCFET PDK, Version 0.1». AnandTech.com. Arquivado do original em 15 de maio de 2019
  57. ↑ «MBCFET Trademark of Samsung Electronics Co., Ltd. - Registration Number 5495359 - Serial Number 87447776 :: Justia Trademarks». trademarks.justia.com (em inglês). Consultado em 16 de janeiro de 2020
  58. ↑ «Samsung at foundry event talks about 3nm, MBCFET developments». techxplore.com
  59. ↑ «Scaling Down: Intel Boasts RibbonFET and PowerVia as Next IC Design Solution - News». www.allaboutcircuits.com (em inglês). Consultado em 14 de setembro de 2022
  60. ↑ Cutress, Ian. «Intel to use Nanowire/Nanoribbon Transistors in Volume 'in Five Years'». AnandTech.com. Arquivado do original em 22 de junho de 2020
  61. ↑ «Samsung's 3-nm Tech Shows Nanosheet Transistor Advantage». IEEE Spectrum
  62. ↑ «Nanosheets: IBM's Path to 5-Nanometer Transistors». IEEE Spectrum
  63. ↑ Subramanian V (2010). «Multiple gate field-effect transistors for future CMOS technologies». IETE Technical Review. 27 (6): 446–454. doi:10.4103/0256-4602.72582. Cópia arquivada em 23 de março de 2012
  64. ↑ Subramanian (5 de dezembro de 2005). «Device and circuit-level analog performance trade-offs: A comparative study of planar bulk FETs versus FinFETs». IEEE International Electron Devices Meeting, 2005. IEDM Technical Digest. [S.l.: s.n.] pp. 898–901. ISBN 0-7803-9268-X. doi:10.1109/IEDM.2005.1609503
  65. ↑ «BSIMCMG Model». UC Berkeley. Cópia arquivada em 21 de julho de 2012

Ligações externas