HAL SPARC64

SPARC64
생산1995년(31년 전)(1995)
설계 회사HAL 컴퓨터 시스템즈
주요 제조사
최대 CPU 클럭 속도101 MHz ~ 118 MHz
명령어 집합SPARC
코어1

SPARC64는 HAL 컴퓨터 시스템즈가 개발하고 후지쯔가 제조한 마이크로프로세서이다. 이 프로세서는 SPARC V9 명령어 집합 구조(ISA)를 구현했으며, 이를 구현한 최초의 마이크로프로세서이기도 하다. SPARC64는 HAL의 첫 번째 마이크로프로세서이자 SPARC64 브랜드의 첫 번째 제품이었다. 101 및 118 MHz로 동작한다. SPARC64는 후지쯔의 시스템에 독점적으로 사용되었으며, 첫 번째 시스템인 후지쯔 HALstation 모델 330 및 모델 350 워크스테이션은 1995년 9월에 공식 발표되었고 2년 늦은 1995년 10월에 출시되었다. 이후 1996년 SPARC64 II(이전 명칭 SPARC64+)가 그 뒤를 이었다.

설명

SPARC64는 사이클당 4개의 명령어를 발행하고 비순차적으로 실행하는 슈퍼스칼라 마이크로프로세서이다. 이는 CPU 다이, MMU 다이, 4개의 캐시 다이, 클럭 다이 등 7개의 다이로 구성된 멀티칩 설계 방식이다.

CPU 다이

CPU 다이에는 대부분의 논리 회로, 모든 실행 유닛, 레벨 0(L0) 명령어 캐시가 포함되어 있다. 실행 유닛은 2개의 정수 유닛, 주소 유닛, 부동소수점 유닛(FPU), 메모리 유닛으로 구성된다. FPU 하드웨어는 융합 곱셈 누산(FMA) 유닛과 나눗셈 유닛으로 구성된다. 하지만 FMA 명령어가 실제로 융합(즉, 단일 반올림 수행)된 것은 SPARC64 VI부터이다. FMA 유닛은 파이프라인 구조이며 4사이클의 지연 시간과 1사이클의 처리량을 갖는다. 나눗셈 유닛은 파이프라인 구조가 아니며 지연 시간이 훨씬 길다. L0 명령어 캐시는 4 KB 용량이며 직접 사상 방식이고 1사이클의 지연 시간을 갖는다.

CPU 다이는 10개의 64비트 버스를 통해 캐시 및 MMU 다이에 연결된다. 가상 주소를 전달하는 4개의 주소 버스가 각 캐시 다이로 연결된다. 2개의 데이터 버스는 레지스터 파일에서 데이터 캐시를 구현하는 2개의 캐시 다이로 데이터를 기록한다. 각 캐시 다이에서 하나씩 나오는 4개의 버스는 CPU에 데이터나 명령어를 전달한다.

CPU 다이는 270만 개의 트랜지스터를 포함하고 있으며, 크기는 17.53 mm x 16.92 mm, 면적은 297 mm2이며, 817개의 신호 범프와 1,695개의 전원 범프를 갖추고 있다.

MMU 다이

MMU 다이에는 메모리 관리 장치, 캐시 컨트롤러, 외부 인터페이스가 포함되어 있다. SPARC64는 메모리와 입출력(I/O)을 위한 별도의 인터페이스를 갖추고 있다. 메모리 접근에 사용되는 버스는 128비트 폭이다. 시스템 인터페이스는 64비트 비동기 버스인 HAL I/O(HIO) 버스이다. MMU의 다이 면적은 163 mm2이다.

캐시 다이

4개의 다이가 레벨 1(L1) 명령어 및 데이터 캐시를 구현하며, 각 캐시에 2개의 다이가 필요하다. 두 캐시 모두 128 KB 용량을 가진다. 두 캐시의 지연 시간은 3사이클이며, 4웨이 세트 연관 캐시이다. 데이터 캐시는 오류 정정 코드(ECC)와 패리티로 보호된다. 128바이트 라인 크기를 사용한다. 각 캐시 다이는 64 KB의 캐시와 캐시 태그의 일부를 구현한다.

캐시 다이는 430만 개의 트랜지스터를 포함하며, 크기는 14.0 mm x 10.11 mm, 다이 면적은 142 mm2이다. 1,854개의 솔더 범프가 있으며, 그중 446개는 신호용, 1408개는 전원용이다.

물리적 특성

SPARC64는 2,190만 개의 트랜지스터로 구성되었다. 이 프로세서는 후지쯔의 CS-55 공정, 즉 0.40 μm 4층 금속 상보성 금속 산화막 반도체(CMOS) 공정으로 제조되었다. 7개의 다이는 직사각형 세라믹 멀티칩 모듈(MCM)에 패키징되었으며, 솔더 범프를 통해 MCM 하단에 연결되었다. MCM은 565개의 핀을 가지며, 그중 286개는 신호 핀, 218개는 전원 핀으로 핀 그리드 배열(PGA) 형태로 구성되었다. MCM은 7개의 다이를 연결하는 넓은 버스를 갖추고 있다.

SPARC64 II

SPARC64 II
생산1996 ~ 1998
설계 회사HAL 컴퓨터 시스템즈
주요 제조사
최대 CPU 클럭 속도141–161 MHz
명령어 집합SPARC V9

SPARC64 II(SPARC64+)는 SPARC64의 후속 개발품이다. 2세대 SPARC64 마이크로프로세서이다. 141 및 161 MHz로 동작했다. 이 프로세서는 후지쯔의 HALstation 모델 375(141 MHz) 및 모델 385(161 MHz) 워크스테이션에 사용되었으며, 각각 1996년 11월과 12월에 출시되었다. SPARC64 II는 1998년 SPARC64 III로 대체되었다.

SPARC64 II는 새로운 공정과 회로 개선을 통해 더 높은 클럭 주파수를 구현하여 성능이 향상되었으며, 다음과 같은 마이크로아키텍처 개선을 통해 더 높은 클럭당 명령어 처리 횟수(IPC)를 달성했다.

이 프로세서는 후지쯔의 CS-60 공정, 즉 0.35 μm 5층 금속 CMOS 공정으로 제조되었다. 새로운 공정을 통해 다이 면적이 줄어들어 CPU 다이는 202 mm2, MMU 다이는 103 mm2, 캐시 다이는 84 mm2가 되었다.

SPARC64 GP

SPARC64 GP
생산1997 ~ 2002
설계 회사HAL 컴퓨터 시스템즈
주요 제조사
최대 CPU 클럭 속도225–275 MHz ~ 600–810 MHz
명령어 집합SPARC V9

SPARC64 GP는 HAL과 후지쯔가 개발한 마이크로프로세서 시리즈로, 후지쯔 GP7000F 및 PrimePower 서버에 사용되었다. 첫 번째 SPARC64 GP는 SPARC64 II의 후속 개발품이었다. 이는 3세대 SPARC64 마이크로프로세서였으며, 출시 전에는 SPARC64 III로 알려져 있었다. SPARC64 GP는 225, 250, 275 MHz의 클럭 주파수로 동작했다. HAL의 마이크로프로세서 중 최초로 다중 처리를 지원했다. 주요 경쟁 제품은 HP PA-8000, IBM POWER3, Sun 울트라SPARC II였다. SPARC64 GP는 1997년 7월에 테이프 아웃되었다. 1998년 4월 11일에 발표되었으며, 225 및 250 MHz 버전은 1998년 12월에 출시되었다. 275 MHz 버전은 1999년 3월에 출시되었다.

이 프로세서는 SPARC64 II의 단일 다이 구현 방식으로, CPU 다이와 4개의 캐시 다이 중 2개를 수정하여 통합한 제품이다. 마이크로아키텍처에 MMU 교체 및 울트라 포트 아키텍처를 사용한 새로운 시스템 인터페이스와 같은 수많은 수정과 개선이 이루어졌다.

개선된 분기 예측, 클럭 주파수를 향상하기 위한 추가 파이프라인 단계, 덧셈 및 뺄셈 명령을 실행할 수 있는 두 번째 FPU가 포함되었다. 다이 면적을 절약하기 위해 첫 번째 FPU의 복제품 대신 기능이 축소된 FPU가 추가되었으며, 두 번째 FPU는 첫 번째 FPU 크기의 절반이다. 모든 명령어에 대해 3사이클의 지연 시간을 갖는다. 복잡한 SPARC64 II 메모리 관리 장치(MMU)는 솔라리스 운영 체제와 호환되는 더 단순한 것으로 교체되었다. 이전에는 SPARC64 시스템이 HAL이 개발하여 SPARC64를 지원하는 솔라리스의 파생형인 SPARC64/OS를 실행했다.

다이 면적을 줄이기 위해 L1 캐시 용량이 128 KB에서 64 KB로 절반으로 줄었다(SPARC64 II의 4개 캐시 다이 중 2개만 통합된 이유). 그에 따른 성능 손실은 1~16 MB 용량의 대형 외부 L2 캐시를 제공함으로써 완화되었다. L2 캐시는 마이크로프로세서와 동일하거나 절반의 클럭 주파수로 동작하는 전용 128비트 데이터 버스로 접근한다. L2 캐시는 포괄적(inclusive)이며, 즉 L1 캐시의 상위 집합이다. L1 및 L2 캐시 모두 데이터는 ECC, 태그는 패리티로 보호된다.

SPARC64 II의 독점 시스템 인터페이스는 울트라 포트 아키텍처와 호환되는 인터페이스로 교체되었다. 이를 통해 SPARC64 III는 선 마이크로일렉트로닉스의 칩셋을 사용할 수 있게 되었다. 시스템 버스는 마이크로프로세서 주파수의 1/2, 1/3, 1/4 또는 1/5로 최대 150 MHz까지 동작한다.

1,760만 개의 트랜지스터를 포함하며, 그중 600만 개는 로직용, 1,160만 개는 캐시 및 TLB용이다. 다이 면적은 210 mm2이다. 후지쯔의 CS-70 공정, 즉 0.24 μm 5층 금속 CMOS 공정으로 제조되었다. 크기가 42.5 mm x 42.5 mm인 957패드 플립칩 랜드 그리드 배열(LGA) 패키지에 패키징되어 있다. 957개 패드 중 552개는 신호용, 405개는 전원 및 접지용이다.

내부 전압은 2.5V, I/O 전압은 3.3V이다. 275 MHz에서 최대 소비 전력은 60W이다. 울트라 포트 아키텍처(UPA) 신호는 차동 클럭 신호를 제외하고 3.3V 저전압 TTL(LVTTL) 레벨과 호환되며, 차동 클럭 신호는 3.3V 의사 Emitter-Coupled Logic(PECL) 레벨과 호환된다.

후속 버전

두 번째 및 세 번째 SPARC64 GP는 4세대 SPARC64 마이크로프로세서이다. 두 번째 SPARC64 GP는 첫 번째 제품의 후속 개발품이며 400~563 MHz로 동작했다. 400 및 450 MHz로 동작하는 첫 번째 버전은 2000년 8월 1일에 출시되었다. 이 제품은 각각 128 KB로 두 배 증가한 L1 명령어 및 데이터 캐시, 16,384개의 엔트리로 구성된 더 큰 BHT로 향상된 분기 예측, 비주얼 인스트럭션 세트(VIS) 지원, 더블 데이터 레이트(DDR) SRAM으로 구축된 L2 캐시를 갖추었다. 3,000만 개의 트랜지스터를 포함하며 6층 구리 상호연결을 사용하는 0.18 μm CMOS 공정인 후지쯔 CS80 공정으로 제조되었다. 1.8V 내부 전원과 I/O용 2.5V 또는 3.3V 전원을 사용했다. 크기가 37.5 mm x 37.5 mm인 1,206접점 볼 그리드 배열(BGA)에 패키징되었다. 1,206개 접점 중 552개는 신호용, 405개는 전원 또는 접지용이다.

세 번째 SPARC64 GP는 마이크로아키텍처 측면에서 두 번째 제품과 동일하다. 600~810 MHz로 동작했다. 첫 번째 버전은 2001년에 출시되었다. 700, 788 및 810 MHz 버전은 2002년 7월 17일에 출시되었다. 6층 구리 상호연결을 사용하는 0.15 μm CS85 공정으로 후지쯔에서 제조되었다. 1.5V 내부 전원과 I/O용 1.8V 또는 2.5V 전원을 사용했다.

같이 보기

내용주

  1. ↑ "HAL Finally Comes To Market With 64-Bit HALstation Line"
  2. ↑ "SPARC64 VI Extensions" page 56, Fujitsu Limited, Release 1.3, 27 March 2007
  3. 1 2 SPARC II Product Overview
  4. 1 2 3 4 5 6 Song, "HAL Packs SPARC64; onto Single Chip".
  5. ↑ Fujitsu's PRIMEPOWER Servers Get Another Big Performance Boost

외부 링크