SDRAM

Eş zamansız DRAM ve bellek darboğazı

1980'lerin sonunda sektörde yaygın olarak sayfa kipli DRAM'ler ve EDO DRAM'ler kullanılıyordu. İkisi de eş zamansızdı ve ikisi de JEDEC'te standartlaştırılmıştı.^:44 Hızlı sayfa kipi (İngilizce: fast page mode, FPM), açık bir satırdaki sütunlara satırı yeniden açmadan art arda erişmeye izin veriyordu. EDO (İngilizce: extended data out, genişletilmiş veri çıkışı) ise algılama yükselteçleriyle yonganın çıkış bacakları arasına bir tutucu ekleyerek verinin çıkışta daha uzun süre geçerli kalmasını sağlıyordu. Her iki türde de yonganın işleyişini işlemci ya da bellek denetleyicisi eş zamansız olarak yönetiyordu.^:1135 ABD Federal Ticaret Komisyonu'nun (FTC) 2006 kararı, sonraki on yılda üretilen DRAM'lerin çoğunun işlemcinin belli bir sürede işleyebileceği buyruk sayısını artırmak için sistem saatine eş zamanlı yapıldığını ve bu tasarımın önceki eş zamansız DRAM'lerden ayırt edilmek için SDRAM diye adlandırıldığını kaydeder.^:7

FTC'nin 2006 kararına göre 1980'lerin başında işlemci teknolojisiyle bellek teknolojisinin gelişme hızları arasında bir dengesizlik ortaya çıktı. İşlemci hızları yirmi yıl boyunca her on sekiz ayda bir ikiye katlanırken bellek hızları daha yavaş arttı.^:6 "Bellek darboğazı" denen bu sorun 1990'ların başında bilgisayar donanımı sektöründe yaygın bir kaygıya dönüştü ve sektör birkaç ayrı çözüm üzerinde çalıştı.^:7 FTC davasında dinlenen tanıklara göre yeni bir bellek kuşağına, mikroişlemci ve bilgisayar hızlarının artacağı öngörüldüğü ve sektör aynı hızlarda çalışabilecek bellek istediği için gerek duyuluyordu.^:44 Bu dönemde JC-42.3 alt komitesi çalışmalarının kapsamını da genişletti. Daha önce büyük ölçüde bacak dizilimlerini standartlaştıran komite, farklı üreticilerin parçalarının birbirinin yerine takılabilmesi için DRAM'in başarım ve tasarım özelliklerini de standartlaştırmaya başladı.^:44

Eş zamanlı arayüze giden yolda birkaç ara çözüm denendi. Toshiba 1991'de, bir önceki RAS çevriminde alınan adrese ait veriyi bir sonraki çevrimde çıkaran ve böylece çevrim süresini kısaltan "boru hatlı" bir 4 Mbit DRAM yayımladı.^:479 IBM'in 1990'da tanıttığı 16 Mbit DRAM hızlı sayfa, statik sütun ya da "toggle" kiplerinde çalışabiliyordu.^:1118 IBM ve Siemens 1990 ve 1991'de JEDEC'e bu fikre dayanan yüksek hızlı toggle (İngilizce: High Speed Toggle, HST) önerileri sundu. HST'de veri ayrı bir toggle sinyalinin iki kenarında aktarılıyordu. FTC'nin 2004 tarihli ön kararı, bazı tanıkların bu sinyale kabaca "saat" demesine karşın bunun SDRAM'deki gibi serbest çalışan bir sistem saati olmadığını, HST'nin de RAS ve CAS sinyalleriyle yönetilen eş zamansız bir parça olduğunu kaydeder.^:45 1993 Uluslararası Katı Hal Devreleri Konferansı'nda (ISSCC) düzenlenen bir panel, o yıllarda yarışan yeni DRAM mimarilerini önbellekli DRAM, Rambus DRAM, RamLink ve eş zamanlı DRAM olarak sıralıyordu.^:76

JEDEC'te standartlaşma (1991-1993)

Tam eş zamanlı bir DRAM, JEDEC'e ilk kez Mayıs 1991'deki JC-42.3 toplantısında NEC'ten Howard Sussman'ın sunumuyla önerildi.^:45:37 Sussman aynı yıl JEDEC üyelerini Massachusetts'teki Boxborough'da resmî olmayan bir toplantıda bir araya getirdi. Bu toplantıya ilişkin raporlara göre NEC önerisi o aşamada sabit bir CAS gecikmesi öngörüyordu; programlanabilir CAS gecikmesinden, programlanabilir ardışık aktarım uzunluğundan ya da kip yazmacından söz etmiyordu.^:45 18 Eylül 1991'deki JC-42.3 toplantısında alt komite IBM'in HST önerisini dört ret oyuna karşın kabul etti, ancak NEC ve Samsung'un ayrı bir toggle sinyalinin hızı sınırlayabileceği yönündeki yorumları üzerine oylamayı askıya aldı. Aynı toplantıda NEC önerisini ikinci kez sundu; Texas Instruments, Toshiba ve Hewlett-Packard de kendi eş zamanlı DRAM önerilerini getirdi.^:46

Programlanabilir gecikme fikri bu toplantılar arasında olgunlaştı. Sussman'ın sunum belgelerinde CAS gecikmesinin ve ardışık aktarım uzunluğunun programlanabilir olması gerektiği ilk kez Ekim 1991'de, Portland'da yapılan ikinci resmî olmayan toplantıda dile getirildi. Toshiba da programlanabilir CAS gecikmeli bir eş zamanlı DRAM sundu ve IBM'den Howard Kalter bu özelliği Toshiba'nın yarattığı en zekice şey olarak nitelendirdi. Toshiba o sırada Rambus'tan lisans almıştı ve ilk RDRAM yongasının tasarımı üzerinde çalışıyordu.^:46 24 Ekim 1991'deki Portland toplantısında, bütün sinyallerin tek bir pozitif saat kenarına göre alındığı tam eş zamanlı bir DRAM'in sistem gereksinimlerini en iyi karşılayacağı sonucuna varıldı. Sussman bu sonucu Aralık 1991'deki JC-42.3 toplantısında sundu.^:46-47

Aralık 1991 toplantısında öneriler çeşitlendi. Texas Instruments ve Toshiba programlanabilir CAS gecikmesi ve ardışık aktarım uzunluğu içeren yeni sürümler sundu. Samsung ise CAS gecikmesini 2'de, ardışık aktarım uzunluğunu 8'de sabitleyen ve iki ardışık aktarım seçeneği arasında bir sigortayla seçim yapılan bir öneri getirdi. Mitsubishi ardışık aktarım uzunluğunu ve ardışık aktarım türünü iki ayrı bacakla belirlemeyi önerdi. Texas Instruments ise kip yazmacının, WE sinyali düşükken CAS'ın RAS'tan önce gönderildiği özel bir çevrimle (WCBR) programlanmasını önerdi.^:48 27 Şubat 1992 toplantısında NEC, Hitachi, Fujitsu, Toshiba, Mitsubishi ve Sun eş zamanlı DRAM sunumları yaptı. Nisan 1992'deki DRAM Görev Grubu toplantısının ardından JC-42.3, IBM'in toggle kipi yerine tam eş zamanlı DRAM üzerinde çalışmaya karar verdi; alt komite bu sırada eş zamansız DRAM'ler üzerindeki çalışmasını da sürdürdü.^:47

11 Haziran 1992'de bütün üyelere dört SDRAM oy pusulası gönderildi. Bunlardan biri, CAS gecikmesini ve ardışık aktarım uzunluğunu programlayan kip yazmacının belli bir biçimini onaya sunuyordu.^:49 Haziran ve Temmuz 1992'de aralarında Rambus'ın da olduğu alt komite üyeleri bu öneriyi oyladı.^:39 21 Temmuz 1992 toplantısında açıklanan ilk sayımda 14 üye destek, 5 üye ret oyu verdi, 7 üye çekimser kaldı. Özellikle 4 çevrimlik bir CAS gecikmesi gereksinimi üzerine yapılan yorumlardan sonra öneri, isteğe bağlı bir 4 çevrimlik gecikme kipi eklenerek yeniden oylamaya gönderildi.^:49 Ret oyu verenlerden IBM, çalışma sürmeden önce patent sorunlarının çözülmesi gerektiğini belirtti.^:39 21 Ocak 1993'te DRAM Görev Grubu, "16M Bit x 4 Sync DRAM" için kip yazmacı önerisinde küçük teknik düzeltmeler yaptı ve yeniden oylamaya gerek görmedi.^:50

1992 boyunca alt komitede çift bankalı tasarım ve düşük salınımlı sinyalleşme gibi başka özellikler de tartışıldı. Bunlardan biri, okuma ya da yazmanın ardından açık satırı kendiliğinden kapatıp bit hatlarını bir sonraki satır etkinleştirmesine hazırlayan otomatik kapatma özelliğiydi (İngilizce: auto-precharge). Bu özellik Kasım 1993'te yayımlanan standarda girdi.^:50-51

3-4 Mart 1993'teki JC-42.3 toplantısında alt komite, 14 SDRAM oy pusulasını 21-C standardının 4. sürümü olarak yayımlanmak üzere oy birliğiyle JEDEC Konseyi'ne göndermeye karar verdi ve standardın alt komitede onaylandığını duyuran bir basın bülteni çıkarmayı kabul etti. Standardın özellikleri arasında programlanabilir CAS gecikmesi ve ardışık aktarım uzunluğu vardı. Mayıs 1993 toplantısında IBM'den Gordon Kelley, AT&T dışındaki bütün Konsey üyelerinin oy pusulalarını desteklediğini bildirdi.^:52 JEDEC Konseyi standardı 24 Mayıs 1993'te resmen kabul etti.^:41:460 Standart Kasım 1993'te JEDEC Standard No. 21-C'nin 4. sürümü içinde yayımlandı. Tarafların FTC davasındaki ortak beyanına göre JEDEC, 1993'ten sonra 21-C'nin SDRAM'i düzenleyen kısmının birkaç yeni sürümünü daha yayımladı.^:3 Standarda uygun SDRAM üretmek isteyen bir üretici, CAS gecikmesini ve ardışık aktarım uzunluğunu kip yazmacında programlanabilir yapmak zorundaydı.^:52 İlk yayımlanan standart x4, x8 ve x9 olmak üzere üç yapılanma için bacak dizilimi gösteriyordu. x4 yapılanmasında adres hatları, dört veri hattı, denetim hatları, bir saat bacağı ve besleme bacakları vardı. x8 yapılanması dört veri hattı daha ekliyordu; x9 yapılanması ise bir veri hattı daha ekleyerek veri yolundaki toplam hat sayısını 26'ya çıkarıyordu.^:53

İlk eş zamanlı DRAM yongaları

Standart yayımlanırken birkaç üretici eş zamanlı DRAM yongalarını tanıtmıştı ve hangi yonganın "ilk" olduğu kaynaklara göre değişir. Toshiba'nın 1994 tarihli veri kitabında TC59S1604 (4M x4) ve TC59S1608 (2M x8) veri sayfasının yayın tarihi Kasım 1992 olarak verilir; ancak bir veri sayfasının tarihi ürünün satışa çıktığı tarihi göstermez. Kendini "hedef belirtim" diye tanıtan bu sayfa, yongayı 3,3 V tek besleme gerilimiyle çalışan ve JEDEC standardına uyan bir SDRAM olarak tanımlar. Yongada 100 MHz'e kadar çalışma sıklığı, iki banka, 100 MHz'de 3 çevrimlik CAS gecikmesi, programlanabilir ardışık aktarım uzunluğu ve adresleme kipi, otomatik yenileme ve öz yenileme vardı.^:D-1 Aynı veri kitabı, Toshiba'nın Rambus arayüzlü RDRAM yongalarını da listeler.

Samsung ve NEC, 16 Mbit eş zamanlı DRAM'lerini 1994'te IEEE Journal of Solid-State Circuits dergisinde yayımlanan makalelerle tanıttı. Samsung'un deneysel yongası 0,5 µm ikiz kuyulu CMOS süreciyle 125 MB/s veri hızına ulaşıyordu ve programlanabilir gecikme, ardışık aktarım uzunluğu ve ardışık aktarım türü içeriyordu.^:529 NEC'in yongası standartlaştırılmış GTL arayüzü ve üç aşamalı bir boru hattıyla 250 MB/s veri hızına ulaşıyordu; 113,7 mm² olan kırmık alanı geleneksel bir DRAM'inkiyle aynıydı.^:426 Samsung'un KM48SL2000 adlı 66 MHz hız sınıflı parçası arşivlenmiş veri sayfası kayıtlarında görülür, ancak bu parçanın ilk ticari SDRAM olduğu savı elde edilen birincil kaynaklarla doğrulanamamıştır. Hitachi'nin 13 Nisan 1994 tarihli HM5241605 ön veri sayfası, 131.072 sözcük x 16 bit x 2 banka düzeninde, 50-66 MHz saat sıklığında çalışan ve iki bankası birbirinden bağımsız işleyebilen bir SDRAM tanımlıyordu. Samsung'un 1995 ürün kılavuzunda 16 Mbit SDRAM'ler 4M x4, 2M x8 ve 1M x16 düzenleriyle listelenmişti.^:128

İlk ürünler pahalıydı. Samsung'un 1996 tarihli teknik belgesine göre JEDEC'in tanımladığı "tam özellikli" SDRAM, ana bilgisayarlardan tüketici ürünlerine kadar geniş bir uygulama yelpazesine yanıt verebilmek için çok sayıda programlanabilir seçenek içeriyordu. Bu esneklik, ilk ürünlerin rakip çözümlerden daha pahalı ve daha yavaş olmasına yol açmıştı.^:11 JEDEC üyeleri de 1995 dolaylarında SDRAM'lerin ek yük ve verim sorunları yüzünden üretilmediğini belirtiyordu.^:53 Maliyeti düşürmek için birkaç öneri yapıldı. Texas Instruments 1995'te 1 çevrimlik CAS gecikmesini isteğe bağlı kılarak sınama maliyetini azaltmayı önerdi. NEC Eylül 1995'te CAS gecikmesini 3'te sabitleyen ve yalnız 1 ve 4 ardışık aktarım uzunluklarını tutan "SDRAM Lite" önerisini getirdi. Öneri ilk toplantıda 23'e karşı 4 oyla destek gördü.^:53-54 Aralık 1995 toplantısında kişisel bilgisayar kullanıcılarının tek bir CAS gecikmesiyle yetinmeyeceği dile getirildi; Ocak 1996'daki anket oylamasında da katılımcıların çoğu birden çok CAS gecikmesi ve ardışık aktarım uzunluğu değerinin korunmasını istedi. Micron'dan Terry Lee'nin tanıklığına göre öneri, tam özellikli SDRAM'in ek maliyetinin sanıldığı kadar büyük olmadığı anlaşıldığı ve üyeler de standart çalışmasının uzamasından bıktığı için desteğini yitirip bırakıldı.^:54

Üreticiler kendi çözümlerini de geliştirdi. Samsung'un belgesine göre bazı üreticilerin kişisel bilgisayar pazarı için çıkardığı "PC SDRAM", yonganın içinde zaten var olan bazı özelliklerin sınamasını atlayarak EDO ve FPM DRAM'e yakın bir maliyet hedefliyordu.^:11 Samsung ise tam özellikli SDRAM'le uyumlu kalan bir "SDRAM Superset" tanımladı. Bu sürümde satır etkinleştirmesiyle sütun erişimi arasındaki en kısa süre olan tRCD ve açık satırı kapatma işleminin süresi olan tRP, 66 MHz'de 3 yerine 2 saat çevrimine indiriliyor, belirli bir besleme gerilimi aralığında CAS gecikmesi de 3'ten 2'ye düşürülüyordu.^:12 Samsung bu değişikliklerle sistem başarımının yüzde 5-10 arttığını bildiriyordu.^:13 Aynı dönemde Micron'un JEDEC'e getirdiği ve sayfa kipli DRAM'e dayanan eş zamansız Burst EDO 1995 ortasında standartlaştı, ancak pazarda SDRAM karşısında tutunamadı.^:44

Kişisel bilgisayara giriş

Kişisel bilgisayarlarda SDRAM'e geçişi büyük ölçüde Intel'in yonga setleri belirledi, çünkü bellek denetleyicisi genellikle yonga setinin bir parçasıydı.^:6 Intel'in Pentium Pro için çıkardığı 440FX yonga seti (Mayıs 1996 tarihli veri sayfası) yalnız EDO, FPM ve BEDO DRAM'leri destekliyordu.^:1 Şubat 1997 tarihli 430TX yonga seti ise Pentium işlemciler için FPM, EDO ve SDRAM'i birlikte destekledi; bu yonga seti SDRAM ve EDO için öz yenileme kipini de sunuyordu.^:1 Pentium II için tasarlanan 440LX yonga seti SDRAM için iyileştirilmiş 64/72 bitlik bir ana bellek arayüzü sundu. Platform, bellek modüllerinin özelliklerini okumaya yarayan seri varlık algılama (İngilizce: serial presence detect, SPD) için bir sistem yönetim veri yolu da içeriyordu.^:9 Nisan 1998 tarihli 440BX ise 100 MHz sistem veri yolunu ve bu sıklıkta x-1-1-1 SDRAM erişimini destekledi.^:iii 440BX'te EDO desteği yalnız taşınabilir bilgisayarlar için kalmıştı.^:1-3 Intel'in 1997 tarihli 430TX yonga setinde dört sözcüklük bir okuma SDRAM ile 6-1-1-1 saat çevriminde (ilk sözcük altı, sonrakiler birer çevrimde), EDO ile 5-2-2-2, hızlı sayfa kipli DRAM ile 6-3-3-3 çevrimde tamamlanıyordu.^:6

FTC ön kararındaki tanıklıklara göre JEDEC'in SDRAM standardı yeterince kapsamlı değildi ve bir üreticinin SDRAM'leri başka bir üreticininkilerle uyumlu çalışmayabiliyordu. Kararda, SDRAM'in 1993'teki standartlaşmasının talep yaratmaya yetmediği ve Intel PC100'ü geliştirmeseydi SDRAM'in pazarda belki hiç talep görmeyeceği de kayda geçmiştir.^:153 Bu uyumsuzluklar üzerine 1996'da JEDEC değil Intel, "PC SDRAM" belirtimini hazırladı. Belirtimin amacı, JEDEC standardındaki fazladan işlevleri ayıklayarak bütün üreticilerin parçalarının birbiriyle tam uyumlu olduğu bir SDRAM tanımlamaktı.^:153 Intel'in belirtimi önce PC100 SDRAM, sonra PC66 SDRAM için sektör standardına dönüştü. Compaq ürünlerinde Intel PC100 uyumlu parçalar kullandı, AMD de kendi yonga setlerini tasarlarken bu belirtime başvurdu. PC133 belirtimini ise DRAM üreticileri ile bilgisayar üreticileri birlikte geliştirdi ve bu belirtim sonradan Intel'in PC SDRAM belgesine eklendi.^:154

Intel'in Şubat 1998 tarihli PC SDRAM yazmaçsız DIMM belirtimi, kişisel bilgisayar anakartlarına ana bellek olarak takılacak 168 bacaklı, 3,3 V, 64 ve 72 bit genişlikli modülleri tanımlıyordu. Belirtim, Aralık 1996'daki JEDEC komite toplantısında tanımlanmış 168 bacaklı yazmaçsız SDRAM DIMM'i büyük ölçüde izliyordu.^:7 Modüllerin üzerine hız ve zamanlama değerlerini gösteren bir etiket yazılması da öngörülüyordu. Örneğin "PC100-322-620" etiketi 100 MHz saat sıklığını, 3 çevrimlik CAS gecikmesini, 2 çevrimlik tRCD'yi, 2 çevrimlik tRP'yi ve saat kenarından verinin çıkışta geçerli olmasına kadar geçen süre olan tAC'nin 6 ns olduğunu gösteriyordu.^:46 Intel'in SPD belirtimi de Temmuz 1996 itibarıyla JEDEC'in 168 bacaklı DIMM ve 144 bacaklı SO-DIMM için yaptığı SPD tanımlarını büyük ölçüde izliyordu.^:5

Pazar payı bu adımlardan sonra hızla değişti. 1995'te eş zamansız DRAM'ler pazarın yaklaşık yüzde 97'sini oluşturuyordu; bunun yüzde 87,2'si hızlı sayfa kipli, yüzde 9,9'u EDO DRAM'di.^:53 1996'da Samsung, kişisel bilgisayarlarda bellek talebinin FPM'den EDO'ya kaydığını ve birkaç üreticinin EDO'nun yerine SDRAM'i kullanmaya başladığını yazıyordu.^:11 SDRAM 1997'de büyük ölçekli satışa geçerek satılan DRAM'lerin yüzde 33,5'ine ulaştı. 1998'de yüzde 60,8 ile pazarın baskın ürünü oldu; aynı yıl hızlı sayfa kipli DRAM'lerin payı yüzde 8,8'e, EDO'nunki yüzde 27,6'ya geriledi.^:54 FTC'nin 2006 kararı da 1998'e gelindiğinde JEDEC uyumlu SDRAM'in en yaygın kullanılan bellek aygıtı olduğunu belirtir.^:9

Türevler ve rakip mimariler

SDRAM'in arayüzü kısa sürede grafik belleğine de uyarlandı. NEC'in 1995 veri kitabındaki µPD481850, 128K sözcük x 32 bit x 2 banka düzeninde 8 Mbit'lik bir eş zamanlı grafik belleğiydi (İngilizce: synchronous graphics RAM, SGRAM). Yonga 100 MHz'e kadar çalışıyordu ve grafik işlemlerini hızlandırmak için sekiz sütuna birden yazan bir blok yazma işlevi ile bit bazında yazma işlevi içeriyordu.^:359 Samsung'un 1995 ürün kılavuzunda da 256K x32 düzeninde 8 Mbit'lik bir SGRAM vardı.^:128 Integrated Circuit Engineering şirketinin 1997'de yayımladığı yapı çözümlemesi, Hitachi'nin 8 Mbit'lik HM5283206 SGRAM'inin 1996'nın 25. haftasında paketlendiğini ve bellek dizisinde 0,35 µm kapı uzunluğu kullanıldığını gösterir.^:1 Samsung, 32 Mbit SGRAM'i ilk kez Aralık 1998'de çıkardığını belirtir. Şirketin Temmuz 1999'da duyurduğu 222 MHz'lik KM4132G112 SGRAM, 128 bitlik bir veri yolunda saniyede 3,5 GB bant genişliği veriyordu ve 1.000 adetlik alımda birim fiyatı 8 dolardı. Samsung Eylül 1998'de, normal 16 Mbit SGRAM'in iki katı hızda çalışan 16 Mbit DDR SGRAM'leri duyurmuştu. Grafik belleği bu yoldan GDDR kuşaklarına evrildi.

Ana bellekte de SDRAM çekirdeğini hızlandırmaya yönelik iki önemli türev çıktı. Enhanced Memory Systems'in geliştirdiği ESDRAM (İngilizce: enhanced SDRAM), Eylül 1997'de Tayvan'da yapılan JEDEC DRAM toplantısında SDRAM'in "üst kümesi" olarak standarda önerildi. Ekim 1997'deki duyuruya göre 16 Mbit ESDRAM, iki adet 4 kbit'lik 12 ns SRAM sayfa önbelleğini iki adet 8 Mbit'lik 27 ns DRAM bankasıyla birleştiriyordu. Yonga standart SDRAM'le bacak ve işlev uyumluydu, 100 MHz'de CAS gecikmesini 3'ten 2'ye indiriyordu ve VLSI Technology'nin Alpha 21164 işlemcili iş istasyonları için çıkardığı Polaris sistem denetleyicisi onu destekliyordu. Cuppu ve arkadaşlarının tanımıyla ESDRAM, her bankanın algılama yükselteçlerine SRAM satır önbellekleri ekliyordu.^:1136 Aralık 1997'de IBM, Enhanced'in ESDRAM'lerini üretmeyi kabul etti. Üretimin 1998'in ilk çeyreğinde IBM'in Essex Junction tesisinde 0,35 µm süreçle başlaması öngörülüyordu; bu duyuruda SRAM önbellekleri 10 ns, DRAM bankaları 22 ns olarak veriliyordu. Temmuz 1998'de Siemens ve IBM'in ürettiği ESDRAM mühendislik örnekleri müşterilere gönderiliyordu. Şirkete göre örnekler sınamada 200 MHz ardışık aktarım hızına ulaşıyordu ve 440BX ile VIA'nın MVP-3 ve Apollo Pro yonga setlerinin kullandığı Intel PC-100 belirtiminin zamanlama gereklerini aşıyordu. ESDRAM'e özgü SDRAM işlevleri JEDEC'te Haziran 1999'da JESD21-C'nin 9. sürümü olarak yayımlandı.

İkinci türev NEC'in Kasım 1997'de duyurduğu sanal kanal belleğiydi (İngilizce: Virtual Channel Memory, VCM). Bu teknikte bellek hücreleriyle giriş/çıkış uçları arasına geçici veri saklayan "kanallar" yerleştiriliyor, bir okuma ya da yazma sürerken bir sonraki veri kanalda hazırlanabiliyordu. NEC, tekniğin bilgisayar sistemlerinin başarımını yüzde 20, grafik başarımını iki kat artıracağını ve ilk ürünün 143 MHz'e kadar veri aktaran 64 Mbit'lik bir SDRAM olacağını açıkladı. Eylül 1998'de duyurulan ilk 64 Mbit VC-SDRAM'ler iki bankalıydı, var olan 64 Mbit SDRAM'lerle aynı bacak dizilimini kullanıyordu ve 143 MHz'e kadar iki çevrimlik okuma gecikmesiyle çalışıyordu. VCM Ağustos 1998'de JEDEC'te açık bir sektör standardı olarak tam komite onayı aldı. Siemens ikinci üretici olarak katıldı; Acer Laboratories, SiS ve VIA VCM destekli yonga setleri hazırladı. Destekçilerine göre VC-SDRAM'in kırmık alanı ve maliyeti sıradan bir SDRAM'inkini yaklaşık yüzde 3 aşıyor, sistem başarımını ise yüzde 25'e kadar artırıyordu. Ne var ki Intel VCM'yi desteklemiyor, bellekte Direct Rambus'tan yana olduğunu söylüyordu.

Ana bellek pazarındaki asıl rekabet SDRAM ile Rambus'ın RDRAM'i arasında yaşandı. Rambus, Mart 1990'da Michael Farmwald ve Mark Horowitz'in bellek darboğazını aşmak için geliştirdikleri yüksek başarımlı DRAM mimarisini ticarileştirmek üzere kuruldu.^:459 Şirket üretim yapmıyor, gelirini patentlerinin lisansından elde ediyordu. Rambus, RDRAM'i fiilî standart yapmaya çalıştı, ancak FTC'nin 2006 kararına göre bellek üreticileri telif ve lisans ücreti ödemeye isteksiz davrandığı için RDRAM'i reddedip JEDEC standartlarına yöneldi.^:7-8 Intel 1995'in sonunda yeni işlemci kuşağında RDRAM'i destekleme kararı aldı ve Kasım 1996'da Rambus'la sözleşme imzalayarak gelecekteki masaüstü yonga setlerinin yalnız RDRAM ile çalışacağını açıkladı. Intel o sırada kişisel bilgisayar işlemcileri pazarının yaklaşık yüzde 80'ini elinde tutuyordu.^:70 Cuppu ve arkadaşlarının incelediği RDRAM, 300 MHz'de çalışan ve saatin iki kenarında veri aktaran dar bir veri yoluyla kuramsal olarak saniyede 600 MB'lık tepe bant genişliğine ulaşıyordu.^:1136

Intel'in Rambus'a yönelişi beklenen hızda sonuç vermedi. 1998'in ikinci yarısında Intel RDRAM'de elektriksel sorunlarla karşılaştı ve Camino kod adlı yonga setinin çıkışı birkaç kez ertelendi.^:81 Haziran 1999'da Intel yalnız RDRAM'i destekleme kararından açıkça vazgeçti ve Pentium III yonga setinin SDRAM'i de destekleyeceğini açıkladı.^:82 Şubat 2000'de The Register, Intel'in 820 ve 840 yonga setli üç anakartı SDRAM'i RDRAM kanalına bağlayan bellek yineleyici hub'daki bir hata yüzünden geri çektiğini ve Intel'in 840 için yayımladığı bir teknik belgede büyük SDRAM bellek sistemlerinin RDRAM'e eşit bant genişliği verebileceğini yazdığını aktarıyordu. Büyük üreticilerden Micron RDRAM'i hiç ticari satışa sunmadı.^:82 FTC kararında aktarılan pazar verilerine göre RDRAM satışları, SDRAM'in benimsenmesinden sonraki en az altı yıl boyunca pazarın yüzde 2'sinin altında kaldı.^:8 JEDEC çevresinde Rambus'a karşı geliştirilen SyncLink (SLDRAM) mimarisi ise sektörde kabul görmedi ve seri üretime geçmedi.^:69:1136

Rambus davaları ve FTC süreci

Rambus'ın JEDEC'teki geçmişi, SDRAM standardı üzerine ABD'de uzun süren davalara konu oldu. Rambus, JC-42.3'ün ilk toplantısına Aralık 1991'de konuk olarak katıldı ve Şubat 1992'de JEDEC'e üye olarak çalışmalara resmen katıldı.^:460 FTC'nin 2006 kararı ise Rambus'ın JEDEC'e Aralık 1991'de üye olduğunu yazar.^:37 Rambus temsilcileri Temmuz 1992'deki kip yazmacı oylamasına katılıp teknik gerekçelerle olumsuz oy verdi. FTC ön kararına göre bunlar Rambus'ın JEDEC önerileri üzerinde kullandığı tek oylardı.^:49 Mayıs 1992 toplantısında IBM'den Gordon Kelley, Rambus temsilcisine çift bankalı tasarımla ilgili patent hakları olup olmadığını sorduğunda Rambus yorum yapmadı.^:51 Rambus'ın JEDEC üyesi olarak katıldığı son toplantı Aralık 1995'teydi. Şirket 17 Haziran 1996 tarihli mektubuyla üyeliğini yenilemeyeceğini bildirdi ve teknolojisine önerdiği lisans koşullarının JEDEC gibi standart kuruluşlarınınkiyle örtüşmeyebileceğini yazdı.^:460:45 Tarafların FTC davasındaki ortak beyanına göre, 1993 SDRAM standardı kabul edilmeden önce Rambus'ın bekleyen patent başvurularında, verilmesi hâlinde standarda uyan bir ürünün zorunlu olarak ihlal edeceği bir istem yoktu.^:2

1999'dan başlayarak Rambus büyük DRAM ve yonga seti üreticilerine, JEDEC'in SDRAM ve DDR SDRAM standartlarına giren teknolojiler üzerinde patent hakları olduğunu bildirdi ve onları lisans görüşmesine çağırdı. Bazı üreticiler lisans aldı, ötekilerle davalar başladı.^:460 Rambus Ağustos 2000'de Infineon'a dava açtı.^:2 Infineon karşı davasında, Rambus'ın JEDEC kurallarının gerektirdiği hâlde SDRAM ve DDR SDRAM standartlarıyla ilgili patentlerini ve başvurularını açıklamadığını ileri sürdü. Virginia'daki federal bölge mahkemesinde jüri Rambus'ın dolandırıcılık yaptığına karar verdi; mahkeme DDR SDRAM'e ilişkin kararı kaldırdı, SDRAM'e ilişkin olanı ise korudu. ABD Federal Devre Temyiz Mahkemesi 2003'te verdiği 2'ye 1 kararla SDRAM'e ilişkin dolandırıcılık hükmünü de bozdu ve Rambus'ın JEDEC kurallarınca gereken bir açıklama yükümlülüğünü çiğnediğine ilişkin örtük jüri bulgusunun açık ve ikna edici kanıtla desteklenmediğine hükmetti. Rambus ile Infineon 2005'te uzlaştı.^:18

FTC, 18 Haziran 2002'de Rambus hakkında, JEDEC'in patent açıklama kurallarını çiğneyerek ve yanıltıcı açıklamalar yaparak gecikme, ardışık aktarım uzunluğu, veri hızlandırma ve saat eş zamanlama teknolojilerinden oluşan dört pazarı hukuka aykırı biçimde tekelleştirdiği gerekçesiyle şikâyette bulundu. Davaya bakan idari hukuk yargıcı Stephen McGuire, 23 Şubat 2004 tarihli ön kararında şikâyeti bütünüyle reddetti. Yargıca göre Rambus fikrî mülkiyetine ilişkin önemli bir bilgiyi kurallara aykırı biçimde saklamamıştı; ayrıca bütün bilgileri açıklamış olsaydı JEDEC'in başka bir teknolojiyi standartlaştıracağını gösteren yeterli kanıt da yoktu. Komisyon ise 31 Temmuz 2006'da bu kararı kaldırdı ve Rambus'ın standart sürecinde JEDEC üyelerini yanıltan kasıtlı davranışlarda bulunduğuna hükmetti.^:461 Komisyonun Şubat 2007'deki nihai emri, Rambus'ın üç yıl boyunca alabileceği telif oranını JEDEC uyumlu SDRAM için yüzde 0,25, JEDEC uyumlu DDR SDRAM için yüzde 0,5 ile sınırladı ve bu sürenin ardından telif alınmasını yasakladı.^:3:462 Ön karara göre ise Rambus'ın SDRAM'de kendi teknolojileri için uyguladığı telif oranı yüzde 0,75'ti.^:186

Rambus kararı ABD Columbia Bölgesi Federal Temyiz Mahkemesi'ne taşıdı. Mahkeme 22 Nisan 2008'de Rambus'ın başvurusunu kabul ederek Komisyonun tekelleştirme savını kanıtlayamadığına hükmetti. Kararın gerekçesine göre Komisyon, Rambus'ın aldatmasının iki sonuçtan birine yol açtığını kabul etmişti. Bu sonuçlardan biri JEDEC'in Rambus'ın patentli teknolojileri yerine başka seçenekleri standartlaştırmaması, öteki ise JEDEC'in Rambus'tan makul ve ayrımcı olmayan lisans koşulları için güvence alamamasıydı. Mahkemeye göre aldatmanın yalnızca bir tekelin daha yüksek fiyat almasını sağladığı ikinci durum, tek başına tekelleştirme sayılmazdı. Mahkeme ayrıca Rambus'ın aldatıcı davranışta bulunduğuna ilişkin kanıtların yeterliliği konusunda da ciddi kuşkularını dile getirdi.^{:459, 462} Amerika Birleşik Devletleri Yüksek Mahkemesi, FTC'nin bu karara karşı başvurusunu 23 Şubat 2009'da incelemeye almadı.^:456 Mahkeme kararında DRAM üretiminin yüzde 90'ının SDRAM ve DDR SDRAM için çıkarılmış JEDEC standartlarına uygun olduğunu kaydetmiştir.^:459

DDR'ye geçiş

SDRAM standartlaştıktan sonra üretimi çok yavaş arttığı ve eş zamansız DRAM'ler pazara egemen olmayı sürdürdüğü için JC-42.3 çeşitli yanıtlar aramaya başladı. Bunlardan biri yeni kuşak bir SDRAM standardıydı. Ekim 1995'te üyelere gönderilen bir anket oylaması, sonradan DDR SDRAM'e dönüşecek "ileri SDRAM" için yonga üstü faz kilitlemeli ve gecikme kilitlemeli döngüler ile saatin iki kenarında veri aktarımı gibi özellikleri soruyordu.^:460 FTC ön kararına göre DDR üzerindeki asıl çalışma 1996 yazında JEDEC dışında başladı. Mitsubishi'nin Mart 1997 tarihli bir notunda, Intel'in Rambus'a yönelişine karşı sekiz şirketin DDR belirtimlerini hızla hazırlamak için iki haftada bir toplandığı yazıyordu.^:55 JEDEC'teki ilk DDR sunumunu Aralık 1996'da Fujitsu yaptı.^:54 Alt komite başkanı Desi Rhoden'ın anlatımına göre DDR'ye odaklanan çalışma Nisan 1997'de başladı ve standart temel biçimini Eylül 1997'de aldı.^:55

JC-42.3 DDR SDRAM standardını Mart 1998'de onayladı; JEDEC Yönetim Kurulu onayı 1999'da geldi.^:55-56:460 JEDEC'in kendi tarihçesi ise DDR belirtiminin (JESD79) 2000'de yayımlandığını yazar. Yayım tarihi kaynaklarda farklı verilir. FTC ön kararı ve JEDEC'in kendi tarihçesi 2000'i,^:55 FTC'nin 2006 kararı ise 1999'u gösterir.^:9 Yeni standart SDRAM'in programlanabilir CAS gecikmesi ve ardışık aktarım uzunluğu özelliklerini korudu, bunlara yonga üstü faz ve gecikme kilitlemeli döngüleri ve saatin iki kenarında veri aktarımını ekledi.^:460 Cuppu ve arkadaşları, DDR DRAM'lerin saatin iki kenarında aktarım dışında öteki bütün özelliklerde tek veri hızlı SDRAM'e çok benzediğini yazar.^:1136

Üreticiler geçişi ortak bir üretim tabanı üzerinden yaptı. Samsung, Haziran 1998'de sektördeki ilk 64 Mbit DDR SDRAM'i çıkardığını ve örneklerini büyük bilgisayar üreticilerine gönderdiğini açıkladı. Şubat 1999'da duyurduğu 128 Mbit DDR SDRAM'i, 1998'de tanıttığı 128 Mbit PC100 SDRAM'in ikinci kuşak bir geliştirmesi olarak tanımlıyordu. Bu yonga PC100 ve PC133 SDRAM ile aynı olan 100 ya da 133 MHz bellek veri yolu saatinde çalışıyor, 2,5 V besleme gerilimi ve SSTL_2 arayüzü kullanıyordu. Aynı tasarım, üretim sırasında yapılan bir seçimle PC100 ya da PC133 uyumlu tek veri hızlı SDRAM olarak da üretilebiliyordu. FTC davasında sunulan öngörülere göre JEDEC uyumlu DDR SDRAM'in 2002-2003 yıllarında SDRAM'i geçerek en yaygın bellek aygıtı olması bekleniyordu.^:9

Zaman çizelgesi

Bellek hücresi ve dizi

Dinamik rastgele erişimli bellek her bir biti tek bir transistör ve tek bir sığaç (İngilizce: capacitor) çiftinde saklar. Bu devreye "dinamik" denmesinin nedeni, sığaçtaki yükün sızıntıyla zamanla azalması ve bilginin korunması için sığacın belirli aralıklarla yeniden doldurulması gereğidir.^:1134:2 Hücredeki sığaç tam dolu ya da tam boş olabilir; bu iki durum, ikili bir veri değerini temsil eder.^:362

Hücre, sığaçla erişim transistöründen (İngilizce: access transistor) oluşur. Erişim transistörü sığacı bit hattı (İngilizce: bitline) denen bir iletkene bağlar ve kendisi de sözcük hattı (İngilizce: wordline) denen ikinci bir iletkenle açılıp kapanır. Aynı sözcük hattını paylaşan hücreler bir satır oluşturur. Her bankada ayrıca bir sıra algılama yükselteci (İngilizce: sense amplifier) vardır; her algılama yükselteci tek bir bit hattına bağlıdır ve bu yükselteç sırasına bankanın satır ara belleği (İngilizce: row buffer) adı verilir.^:2:61 Sözcük hatları yatay doğrultuda bir satırın bütün hücrelerine, bit hatları ise dikey doğrultuda bir sütunun bütün hücrelerine bağlanır; böylece her hücre bir sözcük hattıyla bir bit hattının kesiştiği noktada durur.^:362

Bir hücredeki veriye erişmek için önce o hücrenin satırı açılmalıdır. Satır açılmadan önce bankadaki bütün bit hatları besleme geriliminin yarısına (V_DD/2) getirilmiş olmalıdır. Ardından satırın sözcük hattı yüksek gerilime çekilir ve satırdaki bütün sığaçlar kendi bit hatlarına bağlanır. Sığaç doluysa yük sığaçtan bit hattına, boşsa bit hattından sığaca akar; bu olaya yük paylaşımı (İngilizce: charge sharing) denir. Son aşamada bit hattına bağlı algılama yükselteci gerilimdeki küçük değişimi sezer ve onu büyüterek bit hattını tam V_DD ya da 0 V düzeyine sürer.^:61:2 Bit hattının kendi sığası hücre sığacından çok büyük olduğu için yük paylaşımının yarattığı gerilim değişimi küçüktür; sığaçtaki yük azaldıkça bu değişim de küçülür ve bir noktadan sonra algılama yükselteci onu güvenilir biçimde ayırt edemez.^:62 Jacob ve Wang'ın öğretici sunumu aynı süreci okumanın yıkıcı olduğunu vurgulayarak anlatır. Yük bit hattına boşaldığında hücrenin içeriği bozulur, ancak algılama yükselteçleri hatları tam mantık düzeyine çekerken transistörler açık kaldığından sığaçlar yeniden dolar.^:3:362 Satır böylece satır etkinleştirme (İngilizce: row activation) işlemiyle açıldıktan sonra satırdaki hücreler, ilgili bit hatlarının gerilimi algılanarak okunur ya da sürülerek yazılır.^:61

Satırın bütün içeriği algılama yükselteçlerine geldikten sonra sütun adresi, bu verinin yalnızca bir alt kümesini seçer ve onu yonganın çıkış bacaklarına gönderir.^:1135:3 Algılama yükselteçlerinde tutulan veri görece hızlı erişilebilen bir "açık sayfa" oluşturur; aynı satırdan birden çok sütunun art arda okunması, eş zamansız hızlı sayfa kipli DRAM'lerden beri bu özelliğe dayanır.^:1135 Rixner ve arkadaşlarının deyişiyle satır ara belleği bir önbellek gibi çalışır.^:129 Açık satıra yapılan art arda erişimlere satır ara belleğinde bulma (İngilizce: row hit) denir; bu erişimler yeni bir satır açmadan karşılanır; aynı bankada başka bir satıra yapılan erişim ise satır değişimi (İngilizce: row conflict) gerektirir. Bankadaki bütün satırlar aynı bit hatlarını paylaştığı için bir bankada aynı anda yalnızca tek bir satır açık olabilir. Satırı kapatmak için sözcük hattı alçak gerilime çekilerek sığaçlar bit hatlarından ayrılır ve bit hatları yeniden V_DD/2 düzeyine getirilir. Bir satırı açmak, satırın sözcük hattını ve bankanın bütün bit hatlarını sürmeyi gerektirdiği ve bu iletkenlerin parazitik sığası yüksek olduğu için hem gecikme hem de güç bakımından pahalıdır.^:2 Bu yüzden Rixner ve arkadaşları çağdaş DRAM'leri her konuma eşit sürede erişilen gerçek rastgele erişimli aygıtlar olarak değil, banka, satır ve sütun boyutları olan üç boyutlu bellek aygıtları olarak niteler. Aynı satırdaki farklı sütunlara art arda erişimle aynı bankadaki farklı satırlara art arda erişim arasında bant genişliği bakımından yaklaşık on kat fark vardır.^:128

Hücre dizisinin adreslenmesi de eş zamansız DRAM'lerden devralınmıştır. İlk DRAM'lerde üretim maliyetini büyük ölçüde paketin giriş-çıkış bacağı sayısı belirlediği için bacak sayısı en aza indirilmişti. Standart parça kullanma isteği bu kısıtın uzun süre etkili kalmasına yol açtı ve çoğu DRAM'de adres bacakları satır ve sütun bileşenleri arasında çoklanmaya devam etti.^:1134-1135 Klasik eş zamansız arayüzde çoklanan adres yolu iki denetim sinyaliyle kullanılır. Satır adresi örnekleme sinyali RAS (İngilizce: row address strobe) ve sütun adresi örnekleme sinyali CAS (İngilizce: column address strobe), adresin ilgili bileşeninin yonga içinde tutulmasını sağlar. Satır adresi bellek dizisindeki bütün bir satırın bit hatlarından algılama yükselteçlerine yayılmasına yol açar, sütun adresi ise bu verinin içinden gerekeni seçer.^:1135:6 SDRAM bu çoklama düzenini korur. Samsung'un K4S161622H veri sayfası satır ve sütun adreslerinin aynı bacaklar üzerinden çoklandığını açıkça yazar.^:6 Micron'un 256 Mb'lik yongalarında A0-A12 adres girişleri ACTIVE komutu sırasında satır adresi, READ ya da WRITE komutu sırasında ise sütun adresi olarak örneklenir.^:9 Ancak artık satır ve sütun adresinin ayrı sinyal kenarlarıyla değil, saatin aynı tür kenarında örneklenen iki ayrı komutla verilmesidir.

Bankalar

SDRAM yongası içinde birden çok bağımsız bellek dizisi barındırır; bunların her birine banka (İngilizce: bank) denir. Her bankanın kendi hücre dizisi ve kendi satır ara belleği vardır ve bu yüzden bir bankanın açık satırı öteki bankaların durumundan bağımsızdır.^:2:362 Micron veri sayfalarına göre iç bankalar satır erişim ve satır kapatma sürelerini gizlemek için vardır.^:1 Micron'un 16 Mb'lik iki bankalı parçasının tanımına göre SDRAM, erişimleri iç bankalar arasında serpiştirerek satır kapatma süresini gizleyebilir ve ardışık aktarım sürerken her saat çevriminde sütun adresini rastgele değiştirebilir.^:2 Dört bankalı 64 Mb ve 512 Mb'lik parçaların veri sayfaları aynı fikri daha somut biçimde anlatır. Bir banka kapatılırken öteki üç bankadan birine erişmek, satır kapatma çevrimlerini gizler ve kesintisiz, yüksek hızlı rastgele erişim sağlar.^:2:7

İlk kuşak SDRAM'lerin bir bölümü iki bankalıydı. Micron'un MT48LC1M16A1 yongası, iç yapısı iki tane 512K × 16 DRAM'den oluşan 16 Mb'lik bir parçadır ve her bankası 2.048 satır, 256 sütun ve 16 bitlik sözcüklerden oluşur. Satır adresi 11 bit, sütun adresi 8 bittir.^:1 İki banka arasında seçim için tek bir BA bacağı yeterlidir. Bu bacak, ACTIVE, READ, WRITE ya da PRECHARGE komutunun hangi bankaya uygulanacağını belirler ve kip yazmacının on ikinci bitini programlamak için de kullanılır.^:5 Samsung'un aynı sığadaki K4S161622H yongası da 512K × 16 bit × 2 banka düzenindedir.^:3 Samsung'un doğruluk çizelgesine göre READ, WRITE, satır etkinleştirme ve PRECHARGE komutlarında BA düşükse A bankası, yüksekse B bankası seçilir.^:11

64 Mb ve üstündeki yaygın SDR SDRAM'ler dört bankalıdır ve bankayı iki adres bitiyle, BA0 ve BA1 ile seçer.^:1:1 Micron'un 256 Mb'lik yongaları dört bankalı ve 3,3 V'ta çalışan DRAM'ler olarak tanımlanır. Bu yongaların x16 düzeninde 67.108.864 bitlik her banka 8.192 satır, 512 sütun ve 16 bit olarak düzenlenmiştir.^:12 Aynı sığadaki yonga farklı veri genişlikleriyle üretilir. "x4", "x8" ve "x16" adları, yonganın bir sütun erişiminde kaç bitlik veri verdiğini gösterir. Genişlik arttıkça satır sayısı aynı kalır, sütun sayısı azalır. Micron'un 64 Mb'lik ailesinde her banka x4 düzende 4.096 satır × 1.024 sütun × 4 bit, x8 düzende 4.096 × 512 × 8 bit, x16 düzende 4.096 × 256 × 16 bittir.^:2 Sütun adresleri A10'u atlar. Micron'un bacak tanımlarına göre A10, READ ve WRITE komutlarında otomatik PRECHARGE seçimini, PRECHARGE komutunda da tek banka ile bütün bankalar arasındaki seçimi taşır; daha geniş sütun adresi gereken düzenlerde sütun adresi A11 ve A12 bacaklarıyla genişletilir.^:9

Bankaların bağımsızlığı komut düzeyinde de görülür. ACTIVE komutu belirli bir bankada bir satırı açar ve bu satır, o bankaya bir PRECHARGE komutu verilene dek açık kalır. Aynı bankada başka bir satırı açmadan önce PRECHARGE vermek zorunludur.^:16 Buna karşılık bir bankaya erişim sürerken başka bir bankaya ACTIVE komutu verilebilir. Micron bunun toplam satır erişim yükünü azalttığını belirtir; farklı bankalara verilen iki ACTIVE arasındaki en kısa süre tRRD (farklı bankalara ACTIVE aralığı) ile tanımlanır.^:18 Bankaların bağımsızlığı yine de sınırsız değildir. Bankalar adres, komut ve veri yollarını paylaştığından bu ortak kaynaklar farklı bankalara yapılan erişimleri sıraya sokar.^:130 Liu ve arkadaşları da bankalar arası koşutluğun hem paylaşılan kanal bant genişliğiyle hem de aynı yonga üstündeki bankaların ortak kullandığı güç gibi kaynaklarla sınırlandığını belirtir.^:2

Arayüz sinyalleri

Klasik, hızlı sayfa kipli ve EDO DRAM'leri işlemci ya da bellek denetleyicisi eş zamansız olarak denetler; bu yüzden bellek gecikmesi işlemci saat çevriminin kesirli bir katı olarak ortaya çıkar. SDRAM'de ise arayüz eş zamanlı yapılmıştır; yonga, denetleyiciden gelen bilgiyi ve denetleyiciye giden veriyi bir saat sinyaline göre tutar.^:1135-1136 Micron veri sayfaları bunu "tamamen eş zamanlı" diye tanımlar. Bütün sinyaller sistem saatinin yükselen kenarında yazmaçlara alınır.^:1 Saat girişi CLK yalnızca girişlerin örneklenme anını belirlemekle kalmaz; yonga içindeki ardışık aktarım sayacını ilerletir ve çıkış yazmaçlarını da yönetir.^:9

Bu değişiklik, denetleyicinin DRAM'in iç tutucularını doğrudan ve anbean sürme zorunluluğunu kaldırır. Jacob ve Wang'a göre SDRAM'in başlıca yararı, denetleyicinin boş çevrimlerde beklemek yerine başka işler yapabilmesidir; ilk sözcüğün gelme süresi aslında kötüleşse de sistemin iş çıkarma hızı artar.^:9 Cuppu ve arkadaşları eş zamanlı arayüzün iki üstünlüğünü zamanlama sinyallerinin ortadan kalkması ve DRAM'den her saat çevriminde veri alınabilmesi olarak sayar.^:1136 Jacob, ardışık aktarım kipli SDRAM'in yalnızca küçük denetim değişiklikleri ve ardışık aktarım uzunluğunu tutan küçük bir yazmaç gerektirdiğini, buna karşın bant genişliğini artırırken bellek denetleyicisi tasarımını da yalınlaştırdığını yazar. Micron'un veri sayfaları ise yonganın iç işleyişinin boru hatlı (İngilizce: pipelined) olduğunu, bu sayede sütun adresinin her saat çevriminde değiştirilebildiğini belirtir.^:1 Saatli arayüzün getirdiği bir başka kavram, komuttur. Eş zamansız DRAM'de RAS ve CAS kendi başlarına adres tutuculara etki eden sinyallerken SDRAM'de RAS#, CAS# ve WE#, CS# ile birlikte saatin yükselen kenarında örneklenir ve bu dört bitin birleşimi yongaya girilen komutu tanımlar.^:9:9

SDR SDRAM yongasının denetim ve veri bacaklarının işlevleri Micron'un 256 Mb'lik veri sayfasında şöyle tanımlanır. Adın sonundaki # işareti, sinyalin düşük düzeyde etkin olduğunu gösterir.^{:1, 9}

Saat girişi CLK'ye eşlik eden CKE (İngilizce: clock enable), saatin yongaya iletilip iletilmeyeceğini belirler. CKE düşürüldüğünde bütün bankalar boşsa yonga güç düşürme ya da öz yenileme kipine, herhangi bir bankada açık satır varsa satır açıkken güç düşürme kipine, bir ardışık okuma ya da yazma aktarımı sürüyorsa saat askıya alma kipine girer. CKE normalde eş zamanlı bir sinyaldir, ancak güç düşürme ve öz yenileme kiplerinde eş zamansız davranır; bu kiplerde CLK dahil bütün giriş ara bellekleri kapatılır.^:9 Samsung'un 16 Mb'lik veri sayfası CKE'nin işlemi bir sonraki saat çevriminden başlayarak dondurduğunu ve yeni bir komuttan en az bir çevrim önce etkinleştirilmesi gerektiğini belirtir.^:6

CS# (İngilizce: chip select), yonganın komut çözücüsünü açıp kapatır. CS# yüksek örneklendiğinde bütün komutlar maskelenir; Micron, bu sinyalin birden çok bellek kümesi bulunan sistemlerde dışarıdan seçim yapmaya yaradığını belirtir.^:9 RAS#, CAS# ve WE# adlarını eş zamansız DRAM'den devralmıştır, ama işlevleri değişmiştir. Samsung'un tanımına göre RAS# düşükken saatin yükselen kenarında satır adresi, CAS# düşükken sütun adresi tutulur; WE# ise yazma işlemini ve satır kapatmayı etkinleştirir.^:6 Pratikte bu üç sinyalin her biri tek başına bir anlam taşımaz; üçü CS# ile birlikte bir komut kodu oluşturur.^:9

DQM (İngilizce: data mask), veri bacakları için bir maske sinyalidir. Yazma sırasında DQM yüksek örneklenirse o çevrimdeki giriş verisi belleğe yazılmaz; okuma sırasında DQM yüksek örneklenirse çıkış ara bellekleri iki saat çevrimi sonra yüksek empedans durumuna geçer. x16 düzende iki ayrı maske vardır. DQML DQ0-DQ7 baytını, DQMH ise DQ8-DQ15 baytını denetler.^:9 Banka adresi bitleri BA0 ve BA1, ACTIVE, READ, WRITE ya da PRECHARGE komutunun hangi bankaya uygulanacağını belirler. Adres girişleri A0-A12 ise komuta göre satır adresini, sütun adresini ya da kip yazmacına yazılacak işlem kodunu taşır.^:9

Sinyallerin elektriksel düzeyleri 3,3 V'luk LVTTL (düşük gerilimli TTL) ailesine uyar. Micron'un 256 Mb'lik yongası LVTTL uyumlu giriş ve çıkışlarla tek bir +3,3 V ± 0,3 V kaynaktan beslenir.^:1 Aynı veri sayfasında besleme gerilimi 3,0-3,6 V aralığında verilir; girişte yüksek düzey için en az 2 V, alçak düzey için en çok 0,8 V, çıkışta ise yüksek düzey için en az 2,4 V, alçak düzey için en çok 0,4 V istenir.^:36 Veri bacakları için ayrı bir besleme ve toprak çifti (V_DDQ, V_SSQ) ayrılmıştır; Micron bunun gürültü bağışıklığını artırdığını belirtir.^:9

Komutlar

SDRAM'e verilen her istek, saatin bir yükselen kenarında CS#, RAS#, CAS# ve WE# sinyallerinin birlikte aldığı değerlerle kodlanan bir komuttur. Bu kodlama, eş zamansız DRAM'de denetleyicinin çevrim çevrim sürdüğü RAS ve CAS dalga biçimlerinin yerini alır.^:9:9 Micron'un 256 Mb'lik veri sayfasındaki doğruluk çizelgesi komut kodlarını şöyle verir. Çizelgede "D" düşük, "Y" yüksek, "X" önemsiz düzeyi gösterir; CKE, SELF REFRESH dışındaki bütün komutlarda yüksektir.^:15

Çizelgedeki kodlamada RAS# düşüklüğünün satır işlemlerine (ACTIVE, PRECHARGE, yenileme), CAS# düşüklüğünün sütun işlemlerine (READ, WRITE) karşılık geldiği, WE# düşüklüğünün de yazma ya da bir işlemi bitirme anlamı taşıdığı görülür. İki sinyalin de düşük olduğu kodlar yenilemeye ve kip yazmacına ayrılmıştır. Samsung'un K4S161622H veri sayfasındaki yalınlaştırılmış doğruluk çizelgesi de aynı kodları kullanır.^:11

COMMAND INHIBIT ve NOP. CS# yüksekken verilen COMMAND INHIBIT, CLK sinyalinin etkin olup olmamasından bağımsız olarak yeni komutların yürütülmesini engeller; yonga fiilen seçilmemiş olur. NOP (İngilizce: no operation) ise yonga seçiliyken (CS# düşükken) verilen "işlem yok" kodudur ve boşta ya da bekleme çevrimlerinde istenmeyen komutların yazmaçlara alınmasını önler. İkisi de süren işlemleri etkilemez.^:16 Micron'un sonraki veri sayfaları başlatma adımlarında CS# yüksek durumu DESELECT adıyla da anar.^:16

ACTIVE. ACTIVE komutu, belirli bir bankada sonraki bir erişim için bir satırı açar. BA0 ve BA1 bankayı, A0-A12 adres girişleri satırı seçer. Satır, o bankaya PRECHARGE verilene dek açık kalır.^:16 ACTIVE ile aynı bankaya verilecek ilk READ ya da WRITE arasında tRCD (satır etkinleştirmeden sütun komutuna gecikme) kadar süre geçmelidir; aynı bankaya art arda verilen iki ACTIVE arasındaki en kısa süre ise tRC (aynı bankada satır çevrim süresi) ile belirlenir.^:18

READ ve WRITE. READ, açık bir satıra ardışık aktarım halinde okuma erişimini başlatır; WRITE aynı biçimde ardışık yazma aktarımını başlatır. Her ikisinde de BA0 ve BA1 bankayı, adres girişleri ardışık aktarımın başlangıç sütununu seçer. A10 girişinin değeri, ardışık aktarım bittiğinde satırın otomatik olarak kapatılıp kapatılmayacağını belirler. Otomatik PRECHARGE seçilmişse erişilen satır ardışık aktarımın sonunda kapatılır; seçilmemişse satır sonraki erişimler için açık kalır.^:16 Okumada DQ bacaklarındaki veri, iki saat çevrimi önce örneklenen DQM düzeyine bağlıdır. DQM yüksekse ilgili veri bacakları iki çevrim sonra yüksek empedans durumuna geçer, düşükse geçerli veri verir. Yazmada ise DQ'lardaki veri, onunla aynı kenarda örneklenen DQM düzeyine göre yazılır; DQM yüksekse o bayt ya da sütun konumuna yazma yapılmaz.^:16 Doğruluk çizelgesinin notlarına göre DQM'nin etkisi yazmada sıfır, okumada iki saat çevrimi gecikmelidir.^:15

PRECHARGE. PRECHARGE, açık satırı kapatıp bit hatlarını bir sonraki satır etkinleştirmesine hazırlayan komuttur. Komut tek bir bankadaki ya da bütün bankalardaki açık satırı kapatabilir. A10 düşükse BA0 ve BA1'in seçtiği tek banka, A10 yüksekse bütün bankalar kapatılır ve bu durumda banka adresi önemsizdir. Komuttan tRP (satır kapatma süresi) kadar sonra banka yeni bir satır erişimine hazır olur. Kapatılan banka boşta durumuna geçer ve READ ya da WRITE alabilmesi için yeniden etkinleştirilmesi gerekir.^{:9, 16}

Otomatik PRECHARGE. Otomatik PRECHARGE, aynı tek bankalık satır kapatma işlemini ayrı bir komut gerektirmeden yapan bir özelliktir. READ ya da WRITE komutuyla birlikte A10 yüksek verildiğinde, ardışık aktarım tamamlanınca adreslenen bankanın satırı kendiliğinden kapatılır. Tam sayfa ardışık aktarım kipinde otomatik PRECHARGE uygulanmaz. Özellik kalıcı değildir; her READ ya da WRITE komutu için ayrı ayrı açılır ya da kapatılır. Otomatik PRECHARGE, kapatmayı ardışık aktarım içindeki en erken geçerli anda başlatır ve kullanıcı tRP dolana dek aynı bankaya başka komut veremez.^:16 Otomatik PRECHARGE'lı bir erişim sürerken başka bir bankaya READ ya da WRITE verilip verilemeyeceği yongaya göre değişir. Micron, bu durumda erişime izin veren eş zamanlı otomatik PRECHARGE (İngilizce: concurrent auto precharge) özelliğini desteklediğini belirtir.^:29 Samsung'un 16 Mb'lik K4S161622H veri sayfasına göre ise otomatik PRECHARGE'lı bir ardışık okuma ya da yazma aktarımı sürerken yeni bir okuma ya da yazma komutu verilemez; öteki bankaya okuma ya da yazma ancak ardışık aktarım bittikten sonra verilebilir.^:11

AUTO REFRESH ve SELF REFRESH. Otomatik yenileme (İngilizce: auto refresh) komutu normal çalışma sırasında kullanılır ve eş zamansız DRAM'lerdeki CAS-before-RAS (CBR) yenilemesinin karşılığıdır. Komut kalıcı değildir; her yenileme gerektiğinde yeniden verilmelidir. Komuttan önce bütün etkin bankaların kapatılmış olması gerekir. Yenilenecek satırın adresini yonganın iç yenileme sayacı ürettiği için komut sırasında adres bitleri önemsizdir.^:17 Samsung da kendi otomatik yenileme işlevinin DRAM'deki CBR yenilemesiyle aynı olduğunu belirtir.^:11 Öz yenileme (İngilizce: self refresh) komutu otomatik yenileme gibi verilir, ancak CKE düşük tutulur. Bu kipte SDRAM dış saat olmadan veriyi korur, kendi iç saatini üretir ve yenileme çevrimlerini kendisi yürütür; böylece sistemin geri kalanı kapalıyken de veri saklanır.^:17

LOAD MODE REGISTER. Bu komut, adres girişleri üzerinden gelen işlem kodunu kip yazmacına yükler. Micron'un 256 Mb'lik yongalarında kod A0-A11 girişlerinden alınır ve A12 düşük sürülmelidir. Komut yalnızca bütün bankalar boştayken verilebilir; sonraki komut ancak tMRD (kip yazmacı yükleme süresi) dolunca verilebilir.^:16

BURST TERMINATE. Bu komut, sabit uzunluklu ya da tam sayfa bir ardışık aktarımı kısaltmak için kullanılır. BURST TERMINATE'ten önce en son alınan READ ya da WRITE ardışık aktarımı kesilir.^:17 Komut satırı kapatmaz; Micron'un banka durum çizelgesinde okuma ya da yazma durumundaki banka BURST TERMINATE ile satır açık durumuna geri döner.^:32-33

DQM ile maskeleme. DQM bir komut değildir, ama doğruluk çizelgesinde komutların yanında ayrıca verilir. DQM düşükken yazma etkin ve çıkış açık, yüksekken yazma engellenmiş ve çıkış yüksek empedans durumundadır.^:15 Bu sayede bir ardışık yazma aktarımının içinden yalnızca belirli baytlar yazılabilir ya da bir ardışık okuma aktarımının istenmeyen sözcükleri veri yoluna çıkarılmaz. DQM aynı zamanda okumadan yazmaya geçişlerde veri yolu çakışmasını önlemenin aracıdır.^:22

Kip yazmacı

Kip yazmacı (İngilizce: mode register), SDRAM'in çalışma kipini tanımlayan bir yazmaçtır. Bu tanım ardışık aktarım uzunluğunun, ardışık aktarım türünün, CAS gecikmesinin, işletim kipinin ve yazma ardışık aktarım kipinin seçimini kapsar. Yazmaç LOAD MODE REGISTER komutuyla programlanır ve yeniden programlanana ya da yonganın beslemesi kesilene dek bilgiyi korur.^:12 Cuppu ve arkadaşları, SDRAM'in ardışık aktarım uzunluğunu ya da istek başına bayt sayısını tutan programlanabilir bir yazmacı olmasının, yonganın tek bir istek karşılığında birkaç çevrime yayılan çok sayıda bayt döndürebilmesini sağladığını belirtir.^:1136:224

Ardışık aktarım uzunluğu. SDRAM'de okuma ve yazma erişimleri ardışık aktarım (İngilizce: burst) biçimindedir. Erişim seçilen bir konumda başlar ve programlanan sayıda konum boyunca programlanan bir sırayla sürer.^:12 Ardışık aktarım uzunluğu (İngilizce: burst length), bir READ ya da WRITE komutuyla erişilebilecek en fazla sütun konumu sayısını belirler. 1, 2, 4 ve 8 konumluk uzunluklar hem sıralı hem serpiştirilmiş türde, tam sayfa ardışık aktarım ise yalnızca sıralı türde kullanılabilir. Tam sayfa ardışık aktarım BURST TERMINATE komutuyla birlikte kullanılarak istenen herhangi bir uzunlukta ardışık aktarım elde edilir.^:12 Bir READ ya da WRITE verildiğinde, ardışık aktarım uzunluğuna eşit büyüklükte bir sütun bloğu seçilmiş olur ve ardışık aktarımın bütün erişimleri bu blok içinde kalır. Blok sınırına gelindiğinde erişim bloğun başına döner. Bloğu sütun adresinin üst bitleri belirler; en düşük anlamlı bit ya da bitler blok içindeki başlangıç konumunu seçer. Tam sayfa ardışık aktarımlar da sayfa sınırına ulaşınca sayfa içinde başa sarar.^:12 Tam sayfa ardışık aktarım, durdurulmadığı sürece sürer.^:19

Ardışık aktarım türü. Bir ardışık aktarım içindeki erişimler sıralı (İngilizce: sequential) ya da serpiştirilmiş (İngilizce: interleaved) düzende yapılacak biçimde programlanabilir; bu seçime ardışık aktarım türü (İngilizce: burst type) denir ve M3 bitiyle yapılır. Erişimlerin sırası ardışık aktarım uzunluğuna, ardışık aktarım türüne ve başlangıç sütun adresine bağlıdır.^:13 Sıralı türde adres blok içinde birer birer artar ve sondan başa sarar. Serpiştirilmiş türde ise sıra, başlangıç adresinin blok içindeki bitlerine göre değişen bir düzen izler. Uzunluğu bir olan ardışık aktarımda M3 biti göz ardı edilir.^:13

Çizelgenin kaynağı Micron 256 Mb veri sayfasındaki Çizelge 1'dir.^:13

CAS gecikmesi. CAS gecikmesi (İngilizce: CAS latency, kısaca CL), bir READ komutunun yazmaca alınması ile ilk çıkış verisinin hazır olması arasındaki saat çevrimi sayısıdır. Bir READ komutu n numaralı saat kenarında alınmışsa ve gecikme m çevrimse, veri n + m kenarında geçerli olur. Veri bacakları bir çevrim önce, n + m - 1 kenarının ardından sürülmeye başlar.^:14 Desteklenen değerler yongaya göre değişir. Micron'un 256 Mb'lik yongaları 2 ya da 3 çevrimlik gecikmeye izin verir.^:14 Daha eski 16 Mb'lik iki bankalı Micron yongası 1, 2 ve 3 çevrimlik gecikmeleri destekler.^:1 Samsung'un K4S161622H yongası ise 2 ve 3 çevrimlik seçenek sunar.^:3 Hangi gecikmenin hangi saat sıklığında kullanılabileceği yonganın hız sınıfına bağlıdır ve veri sayfalarında ayrı bir çizelgeyle verilir.^:14

İşletim kipi ve yazma ardışık aktarım kipi. Normal işletim kipi M7 ve M8 bitleri sıfır yapılarak seçilir; öteki birleşimler gelecek kullanım ya da sınama kipleri için ayrılmıştır. Normal kipte programlanan ardışık aktarım uzunluğu hem okuma hem yazma ardışık aktarımlarına uygulanır. M9 biti sıfırken bu durum korunur; M9 bir yapıldığında ardışık aktarım uzunluğu yalnızca okumalara uygulanır, yazmalar ise tek konumlu (ardışık aktarımsız) erişimler olur.^:14 Samsung bu seçeneği "ardışık aktarımlı okuma, tek bitli yazma" işlemi diye adlandırır.^:3 Ayrılmış durumlar ve sınama kipleri, bilinmeyen davranışa ya da gelecek sürümlerle uyumsuzluğa yol açabileceği için kullanılmamalıdır.^:14

Kip yazmacının yazılabildiği an. Kip yazmacı yalnızca bütün bankalar boştayken yüklenebilir ve denetleyici, sonraki işlemi başlatmadan önce belirtilen süre kadar beklemek zorundadır. Bu iki koşuldan birinin çiğnenmesi belirsiz davranışa yol açar.^:12 Samsung'un veri sayfası da kip yazmacının ancak her iki banka kapalıyken programlanabileceğini ve yeni komutun iki saat çevrimi sonra verilebileceğini yazar.^:11 Micron'un 256 Mb'lik yongası bu bekleme süresi (tMRD) için iki saat çevrimi verir; Micron'un dipnotuna göre JEDEC ve PC100 belirtimi üç çevrim ister.^:38-39 Kip yazmacı açılışta bilinmeyen bir durumda bulunduğundan herhangi bir işletim komutundan önce yüklenmelidir. Micron'un tarif ettiği başlatma sırasında, besleme ve saat kararlı hale geldikten sonra 100 µs beklenir, bütün bankalar kapatılır, iki AUTO REFRESH çevrimi yapılır ve ancak bundan sonra kip yazmacı programlanır.^:12

Okuma ve yazma

SDRAM'de her erişim bir ACTIVE komutuyla başlar ve bunu bir READ ya da WRITE komutu izler. ACTIVE ile birlikte alınan adres bitleri bankayı ve satırı, READ ya da WRITE ile birlikte alınan adres bitleri ise ardışık aktarımın başlangıç sütununu seçer.^:12 Aradaki beklemeler, veri sayfasında nanosaniye olarak verilen zamanlama parametrelerinin saat çevrimine çevrilmesiyle belirlenir. Micron, tRCD'nin en küçük değerinin saat periyoduna bölünüp bir üst tam sayıya yuvarlanmasını önerir. Örneğin 20 ns'lik bir tRCD, 125 MHz'lik (8 ns periyotlu) saatte 2,5 çevrim eder ve 3 çevrime yuvarlanır; öteki zamanlama sınırları da aynı yöntemle çevrime dönüştürülür.^:18

Okuma akışı. Tipik bir okuma, Micron veri sayfasındaki "otomatik PRECHARGE'sız okuma" zamanlama çizgesinde görüldüğü gibi ilerler. T0 kenarında ACTIVE komutu satır adresini ve banka adresini getirir; tRCD, tRAS ve tRC aralıklarının sayımı burada başlar. tRCD dolana dek NOP komutları verilir ve ardından T2 kenarında READ komutu, A10 düşükken başlangıç sütununu getirir. CAS gecikmesi 2 olduğunda veri bacakları T3'ten sonra sürülmeye başlar ve ilk veri sözcüğü T4'te geçerlidir. Ardışık aktarımın geri kalan üç sözcüğü T5, T6 ve T7 kenarlarında art arda gelir; ardışık aktarım bittikten sonra çıkışlar yüksek empedans durumuna döner.^{:14, 19, 45} Ardışık okuma aktarımı sırasında başlangıç sütununun verisi READ'den CAS gecikmesi kadar sonra hazırdır ve sonraki her veri sözcüğü bir sonraki yükselen kenarda geçerli olur.^:19 Satırın kapatılması bu örnekte ayrı bir PRECHARGE komutuyla yapılır. Komut, son verinin geçerli olduğu kenardan CAS gecikmesinin bir eksiği kadar çevrim önce verilebilir; böylece satır kapatma süresinin bir bölümü son veri sözcüklerinin aktarımı sırasında gizlenir.^:23 PRECHARGE'tan sonra aynı bankaya yeni bir komut ancak tRP dolduğunda verilebilir; T8'deki yeni ACTIVE için hem PRECHARGE'tan bu yana tRP'nin hem de T0'dan bu yana tRC'nin dolmuş olması gerekir.^{:23, 45}

Yazmanın farkı. Yazmada CAS gecikmesine karşılık gelen bir bekleme yoktur. Ardışık yazma aktarımında ilk geçerli veri sözcüğü WRITE komutuyla aynı kenarda yazmaca alınır, sonraki sözcükler ise ardışık her yükselen kenarda alınır. Sabit uzunluklu bir ardışık aktarım tamamlandığında, başka komut verilmemişse veri bacakları yüksek empedans durumunda kalır ve fazladan gelen giriş verisi göz ardı edilir.^:25 DQM'nin gecikmesinin yazmada sıfır, okumada iki çevrim olması da bu asimetrinin bir sonucudur.^:15 Yazmanın kendine özgü kısıtı, verinin hücrelere gerçekten yazılması için gereken yazma toparlanma süresi tWR'dir (İngilizce: write recovery time). Ardışık yazma aktarımından sonraki PRECHARGE, istenen son giriş verisinin alındığı kenardan tWR kadar sonra verilmelidir; bir ardışık yazma aktarımı PRECHARGE ile kesilirken PRECHARGE'tan önceki kenarda ve PRECHARGE ile aynı kenarda gelen giriş verisi DQM ile maskelenmelidir.^:26 Okumadan farklı olarak satır kapatma, son veri sözcüğünün arkasına gizlenemez; yazılan verinin önce hücreye ulaşması gerekir.

Art arda okumalar ve ardışık aktarımın kesilmesi. Herhangi bir ardışık okuma aktarımı yeni bir READ komutuyla kesilebilir, sabit uzunluklu bir ardışık okuma aktarımının hemen ardından da başka bir READ'in verisi gelebilir. Her iki durumda da veri akışı kesintisiz sürer. Yeni ardışık aktarımın ilk sözcüğü ya tamamlanan aktarımın son sözcüğünün ya da kesilen uzun aktarımda istenen son sözcüğün hemen ardından gelir. Bunun için yeni READ, istenen son verinin geçerli olacağı kenardan CAS gecikmesinin bir eksiği kadar çevrim önce verilmelidir.^:19 Micron'un 256 Mb'lik yongası boru hatlı bir yapı kullandığı için önceden getirmeli yapılardaki "2n kuralına" uymak zorunda değildir; bir READ, önceki READ'i izleyen herhangi bir saat çevriminde başlatılabilir. Böylece aynı bankaya ya da her seferinde farklı bir bankaya tam hızda rastgele okuma yapılabilir.^:20 Aynı ilke yazmalar için de geçerlidir. Yeni bir WRITE, önceki WRITE'ı izleyen herhangi bir çevrimde verilebilir ve onunla aynı kenarda gelen veri yeni komuta aittir.^:25 Bir ardışık aktarımı kesmenin dört yolu vardır. Yeni bir READ ya da WRITE, aynı bankaya verilen PRECHARGE ve BURST TERMINATE komutu ardışık aktarımı kısaltabilir. Sabit uzunluklu ardışık okuma aktarımları, otomatik PRECHARGE etkin değilse BURST TERMINATE ile, tam sayfa ardışık okuma aktarımları ise yine BURST TERMINATE ile kesilebilir; bu komut da son istenen verinin geçerli olacağı kenardan CAS gecikmesinin bir eksiği kadar çevrim önce verilmelidir.^:23-24 Ayrı bir PRECHARGE komutunun otomatik PRECHARGE'a göre sakıncası, komut ve adres yollarının uygun anda boş olmasını gerektirmesidir; üstünlüğü ise sabit uzunluklu ya da tam sayfa ardışık aktarımları kısaltmak için de kullanılabilmesidir. Sonuna dek yürütülen sabit uzunluklu bir ardışık aktarımda, en uygun anda verilen PRECHARGE, otomatik PRECHARGE'lı aynı ardışık aktarımla aynı sonucu verir.^:23-24

Okuma ve yazma geçişleri. Okumadan yazmaya geçişte veri yolunun yönü değişir ve bu, yonganın sürdüğü çıkış ile denetleyicinin sürdüğü giriş verisinin aynı anda yolda bulunması tehlikesini, başka bir deyişle veri yolu çakışmasını doğurur. Bir ardışık okuma aktarımı WRITE komutuyla kesilebilir ve WRITE, okuma aktarımının son verisini izleyen kenarda verilebilir; ancak giriş verisini süren aygıt, SDRAM'in veri bacakları yüksek empedans durumuna geçmeden düşük empedansa geçebilir. Böyle bir sistemde son okuma verisi ile WRITE arasına en az bir çevrimlik boşluk konmalıdır.^:22 Çakışmayı önlemenin ikinci aracı DQM'dir. Okuma çıkışını bastırmak için DQM, WRITE komutundan en az iki çevrim önce yükseltilmelidir, çünkü DQM'nin çıkış ara belleklerine etkisi iki çevrim gecikmelidir. Yazılacak verinin maskelenmemesi için de DQM, WRITE'tan önce yeniden düşürülmelidir; giriş ara belleklerinde DQM gecikmesi sıfırdır.^:22 Ters yöndeki geçiş daha yalındır. Bir ardışık yazma aktarımı READ komutuyla kesilebilir ya da sabit uzunluklu bir yazma aktarımının hemen ardından READ verilebilir; READ yazmaca alındığı anda veri girişleri göz ardı edilir ve kalan yazmalar yürütülmez.^:26

Banka durumları. Bir bankanın davranışı bir durum makinesiyle betimlenebilir. Rixner ve arkadaşlarının yalınlaştırılmış modelinde her DRAM bankasının iki kararlı durumu vardır, boşta (IDLE) ve etkin (ACTIVE). Satır etkinleştirme bankayı boşta durumundan etkin duruma, satır kapatma işlemi ise etkin durumdan yeniden boşta durumuna götürür; banka etkin durumdayken açık satıra sütun erişimleri yapılabilir.^:130 Micron'un veri sayfası bu modeli doğruluk çizelgelerinin notlarında daha ayrıntılı tanımlar. Boşta durumundaki bir banka kapatılmış ve tRP süresi dolmuştur; satır açık durumundaki bir bankada bir satır etkinleştirilmiş ve tRCD dolmuştur. Bu kararlı durumların arasında geçici durumlar vardır. Satır etkinleştirme durumu ACTIVE komutuyla başlar ve tRCD dolunca biter, kapatma durumu PRECHARGE komutuyla başlar ve tRP dolunca biter, otomatik PRECHARGE'lı okuma ve yazma durumları ise ardışık aktarımdan sonra tRP dolana dek sürer.^:32 Yenileme (tRC süresince) ve kip yazmacı erişimi (tMRD süresince) bütün bankaları ilgilendiren durumlardır ve hiçbir komutla kesilemez.^:33

Bankalar arası serpiştirmeyle gecikmeyi gizleme. Bir bankanın satır açma ve kapatma süreleri, öteki bankalara yapılan erişimlerin arkasına gizlenebilir. Micron'un "bankalar arası dönüşümlü okuma" çizgesinde ardışık aktarım uzunluğu 4 ve CAS gecikmesi 2 iken T0'da 0 numaralı bankaya ACTIVE, T2'de aynı bankaya otomatik PRECHARGE'lı READ verilir. 0 numaralı bankanın verisi T4-T7 arasında akarken T4'te 3 numaralı bankaya ACTIVE, T6'da ise ona otomatik PRECHARGE'lı READ verilir. 3 numaralı bankanın ilk verisi T8'de, 0 numaralı bankanın son verisinin hemen ardından gelir ve aynı T8 kenarında 0 numaralı bankaya yeniden ACTIVE verilebilir. İki ACTIVE arasındaki aralık tRRD ile sınırlıdır.^:49 Böylece veri yolu boş çevrim kalmadan iki banka arasında gidip gelir; bir bankanın satır açma gecikmesi öteki bankanın veri aktarımıyla örtüşür. 64 Mb'lik veri sayfasına göre bir bankayı kapatırken öteki üç bankadan birine erişmek satır kapatma çevrimlerini gizler ve kesintisiz rastgele erişim sağlar.^:2 Bu yöntemin ne kadar işe yarayacağı, ardışık isteklerin farklı bankalara dağılmasına ve bellek denetleyicisinin istekleri hangi sırayla verdiğine bağlıdır.^:128-130

Zamanlama parametreleri

Zamanlama parametrelerinin çoğu, DRAM hücresinin okunma biçiminden doğar. Bir DRAM satırı okunmadan önce bit hatları besleme geriliminin yarısına getirilir. Satır seçildiğinde hücre sığaçları yüklerini bit hatlarına boşaltır ve hatların gerilimini çok az yukarı ya da aşağı iter. Algılama yükselteçleri bu küçük farkı sezip hattı tam mantık düzeyine çeker.^:2-3 Okuma yıkıcıdır, sığaçlar okuma sırasında boşalır. Algılama yükselteçleri hatları tam düzeye çekerken erişim transistörleri açık kaldığı için hücreler yeniden dolar.^:3 Jamie Liu, Ben Jaiyen, Richard Veras ve Onur Mutlu'nun 2012 tarihli çalışması da açılan satırın sığaçlarının bu sırada tam olarak yüklendiğini ya da boşaltıldığını, bu yüzden bir satırın açılmakla yenilendiğini belirtir.^:3

tCK saat periyodudur. Bir hız sınıfının en kısa saat periyodu, programlanan CAS gecikmesine bağlıdır. Micron'un 256 Mbit'lik yongasında -75 hız sınıfı CAS gecikmesi 3 iken 7,5 ns (133 MHz), CAS gecikmesi 2 iken 10 ns (100 MHz) saat periyoduyla çalışabilir.^:37 tAC saat kenarından erişim süresidir. Okumada veri, ilgili yükselen saat kenarından en geç tAC kadar sonra çıkış bacaklarında geçerli olur.^{:14, 37}

tRCD (İngilizce: RAS to CAS delay), ACTIVE komutu ile aynı bankaya verilecek ilk READ ya da WRITE komutu arasında geçmesi gereken en kısa süredir.^:18 Bruce Jacob ve David Wang'ın 2002 tarihli öğreticisi bu süreyi verinin sığaçlardan algılama yükselteçlerine okunması için gereken süre olarak tanımlar.^:12 Sütun seçimi ancak bütün bit hatlarındaki değerler geçerli hâle geldikten sonra yapılabilir.^:3 tRAS, ACTIVE komutu ile aynı bankaya verilecek PRECHARGE komutu (açık satırı kapatıp bit hatlarını bir sonraki satır etkinleştirmesine hazırlayan komut) arasındaki en kısa süredir. Satırın kapatılabilmesi için algılama yükselteçlerinin hücreleri yeniden yüklemeyi bitirmiş olması gerekir. Ulrich Drepper bu sürenin genellikle tRP'nin iki ya da üç katı düzeyinde olduğunu yazar.^:9 Micron yongasında tRAS'ın bir üst sınırı da vardır ve bu sınır üç hız sınıfında da 120.000 ns'dir.^:37

tRP, PRECHARGE komutundan sonra aynı bankada yeni bir satırın etkinleştirilebilmesi için beklenmesi gereken süredir. Banka bu sürenin sonunda boş duruma geçer.^{:16, 32} Bu süre, bit hatlarının bir sonraki okumadan önce yeniden yarı gerilim düzeyine getirilmesine ayrılır.^:2-3 tRC, aynı bankaya art arda verilen iki ACTIVE komutu arasındaki en kısa süredir ve bir satırın açılıp kapatılmasından oluşan tam çevrimi kapsar.^:18 Micron'un çizelgesinde tRC, tRAS ile tRP'nin toplamından büyüktür. -7E sınıfında bu toplam 37 + 15 = 52 ns iken tRC 60 ns'dir.^:37 tRRD, farklı bankalara verilen iki ACTIVE komutu arasındaki en kısa süredir. Bir bankaya erişilirken başka bir bankada satır açılabilir; böylece toplam satır erişim yükü azalır.^:18

tWR yazma toparlanma süresidir (İngilizce: write recovery time). Ardışık yazma aktarımında PRECHARGE komutu, son giriş verisinin alındığı saat kenarından tWR kadar sonra verilmelidir.^:26 Micron bu süreyi bir saat çevrimi ile birkaç nanosaniyenin toplamı olarak tanımlar. -7E sınıfı için değer 1 saat çevrimi artı 7 ns ya da 14 ns'dir.^:37 tRFC, bir AUTO REFRESH (otomatik yenileme) komutunun süresidir ve bu süre boyunca bankalara erişilemez.^{:17, 37} tXSR, öz yenileme kipinden çıkıştan sonra ilk ACTIVE komutuna kadar beklenen süredir. Bu bekleme, yonganın içinde o sırada sürmekte olan yenilemenin tamamlanması için gereklidir.^:17

Daha eski ve küçük yongalarda değerler farklıdır. Micron'un iki bankalı 16 Mbit'lik yongasında -6 sınıfı için tRCD 18 ns, tRP 18 ns, tRAS 42 ns ve tRC 60 ns iken -8A sınıfında bu değerler 24, 24, 48 ve 80 ns'dir. Aynı yonga CAS gecikmesi 1 ile de çalışabilir ve bu durumda en kısa saat periyodu -6 sınıfında 20 ns'dir.^:31

Hız sınıfları ve adlandırma

Kişisel bilgisayarlarda kullanılan SDRAM'ler, saat sıklığını adında taşıyan PC66, PC100 ve PC133 sınıflarıyla tanındı. Drepper'e göre SDR yongaları yalnız saat sıklıklarıyla anılıyordu ve PC100 adı 100 MHz'lik SDR SDRAM'i gösteriyordu.^:10 Bu belirtimler bir standart kuruluşundan değil Intel'den çıktı. ABD Federal Ticaret Komisyonu'nun Rambus davasındaki 2004 tarihli ilk kararı, yayımlanan JEDEC SDRAM standardının birlikte çalışabilirliği sağlamaya yetmediğini ve bu uyumsuzluklar üzerine Intel'in 1996'da "PC SDRAM" belirtimini geliştirdiğini kaydeder.^:302 Aynı karara göre Intel'in belirtimi PC100 SDRAM için sektörün izlediği belirtim oldu ve sonra PC66 için de aynı işi gördü. PC133 belirtimini ise DRAM üreticileri ile kişisel bilgisayar üreticileri birlikte geliştirdi ve bu belirtim daha sonra Intel'in PC SDRAM belirtimine katıldı.^:154 Micron'un 2002 tarihli 256 Mbit'lik veri sayfası yongayı PC66, PC100 ve PC133 uyumlu olarak tanıtır.^:1

Intel'in 1998 tarihli 440BX yonga setinde bellek veri yolunun sıklığı işlemcinin sistem yoluna bağlıydı. İşlemci yolu 100 MHz'te çalışırken DRAM arayüzü de 100 MHz'te çalışır ve bu durumda yalnız SDRAM desteklenir. İşlemci yolu 66 MHz'te ise DRAM arayüzü de 66 MHz'tedir.^:4-14 440BX, 100 MHz'te x-1-1-1 biçiminde erişimi destekliyordu. Bu gösterimde ilk sözcüğün gecikmesinden sonra izleyen üç sözcük birer saat çevriminde gelir.^:iii

Modüllerin etiketinde saat sıklığının yanında başlıca gecikmeler de yazılır. Intel'in 1998 tarihli yazmaçsız SDRAM DIMM belirtimi etiket biçimini PCX-abc-def olarak tanımlar. Burada X saat sıklığı (MHz), a CAS gecikmesi, b tRCD, c tRP, d tAC ve e SPD (İngilizce: serial presence detect) sürümüdür. Belirtimdeki örnekte PC100-322-620, 100 MHz'te CAS gecikmesi 3, tRCD 2 çevrim, tRP 2 çevrim, tAC 6 ns ve SPD sürümü 1.2 olan bir modülü gösterir.^:46 Aynı kurala göre 100 MHz'te CAS gecikmesi, tRCD ve tRP değerleri ikişer çevrim olan bir modülün etiketi PC100-222 ile başlar. DDR döneminde benzer bir gösterim yaygınlaştı. Drepper'in aktardığı w-x-y-z-T biçiminde sırasıyla CAS gecikmesi, tRCD, tRP, tRAS ve komut hızı yazılır.^:9

CAS gecikmesi saat çevrimi cinsinden programlanır, ama yonganın içinde verinin hazırlanması için geçen süre nanosaniye cinsinden yaklaşık sabittir. Bu yüzden aynı yonga yavaş bir saatte küçük, hızlı bir saatte büyük bir CAS gecikmesiyle çalışır. Micron'un 256 Mbit'lik yongasında -75 sınıfı CAS gecikmesi 2 ile en çok 100 MHz'te, CAS gecikmesi 3 ile en çok 133 MHz'te kullanılabilir. -7E sınıfı için bu sınırlar 133 ve 143 MHz, -6A için 133 ve 167 MHz'tir.^:21 -75 sınıfında iki çevrimlik gecikme 100 MHz'te 2 × 10 = 20 ns, üç çevrimlik gecikme 133 MHz'te 3 × 7,5 = 22,5 ns eder. Çevrim sayısı artarken nanosaniye cinsinden gecikme hemen hemen aynı kalır. Micron'un -7E sınıfı 133 MHz'te 2-2-2 (CAS gecikmesi, tRCD, tRP) gecikmesini, -6A sınıfı ise 167 MHz'te 3-3-3 gecikmesini destekler.^:21 Kapalı bir bankadan ilk verinin gelmesi tRCD ile CAS gecikmesinin toplamı kadar sürer. Bu toplam -7E sınıfında 4 × 7,5 = 30 ns, -6A sınıfında 6 × 6 = 36 ns'dir. Bu örnekte saat sıklığı yükseldikçe ilk veri daha geç gelir.

SDR SDRAM her saat çevriminde bir veri sözcüğü aktarır.^:8 Ardışık aktarımda READ komutundan sonraki ilk veri CAS gecikmesi kadar çevrim sonra gelir, aktarımın geri kalan sözcükleri her yükselen kenarda birer birer çıkar.^{:14, 19} En yüksek bant genişliği bu yüzden veri yolu genişliği ile saat sıklığının çarpımıdır. Cuppu ve arkadaşlarının benzetim çalışmasında 100 MHz'te çalışan 128 bitlik bellek veri yolu 1,6 GB/s bant genişliği verir. İki kenarda aktarım yapan aynı genişlik ve sıklıktaki DDR veri yolu ise 3,2 GB/s verir.^:1138 Drepper de 64 bitlik bir DDR modülünün 100 MHz'te 100 MHz × 64 bit × 2 = 1.600 MB/s aktardığını, bu yüzden modüle PC1600 adının verildiğini yazar.^:10 Aynı hesap tek kenarda aktarım yapan 64 bitlik (8 baytlık) bir SDR modülüne uygulandığında, anma sıklıkları 66, 100 ve 133 MHz alınırsa en yüksek bant genişliği yaklaşık 528, 800 ve 1.064 MB/s olur. Tek bir yonganın payı veri genişliğiyle sınırlıdır. Scott Rixner ve arkadaşlarının örnek aldığı 125 MHz'lik 16 bit genişlikli NEC SDRAM'i saniyede en çok 250 MB aktarır.^:129 Jacob ve Wang'ın çizelgesinde 133 MHz'lik 16 bit genişlikli bir PC133 SDRAM yongasının en yüksek bant genişliği 266 MB/s olarak verilir.^:12

Gecikme ve bant genişliği

Bir SDRAM sisteminde iki ayrı başarım ölçüsü vardır. İlk erişim gecikmesi, bir isteğin denetleyiciye ulaşmasından ilk verinin dönmesine kadar geçen süredir. Ardışık aktarım bant genişliği ise veri akmaya başladıktan sonra saniyede aktarılan bayt sayısıdır. Jacob ve Wang, DRAM gecikmesinin belirlenimci olmadığını vurgular. Bir istek yalnız bir sütun erişimiyle (CAS), bir satır etkinleştirmesi ile bir sütun erişimiyle ya da önce açık satırın kapatılması, ardından satır etkinleştirmesi ve sütun erişimiyle karşılanabilir. Bunlara işlemcide ve denetleyicide bekleme kuyruklarının gecikmesi de eklenir. Her işlemin bir kısmı boru hattına sokulamayan bir ek yükü olduğu için uzun ardışık aktarımlar genel olarak daha verimlidir.^:5

Bu üç durumdan ilkine satır ara belleğinde bulma (İngilizce: row hit) denir. İstenen veri, algılama yükselteçlerinde tutulan açık satırdadır ve yalnız sütun erişimi gerekir. Cuppu ve arkadaşları algılama yükselteçlerinde tutulan verinin görece hızlı erişilebilen bir "açık sayfa" oluşturduğunu yazar.^:1135 Üçüncü duruma satır değişimi (İngilizce: row conflict) denir. Bankada başka bir satır açıktır ve önce o satırın kapatılması gerekir. Rixner ve arkadaşlarının benzetimlerinde SDRAM, rastgele erişimde yedi saat çevriminde bir sözcük, aynı satırdaki sütun erişimlerinde ise her çevrimde bir sözcük verebiliyordu.^:134

Micron'un -7E sınıfının 133 MHz'teki (7,5 ns periyotlu) değerleriyle bu üç durum sayıya dökülebilir.^:37 İstenen veri satır ara belleğindeyse ilk sözcük yalnız CAS gecikmesi kadar, 2 × 7,5 = 15 ns sonra gelir. Banka boşsa tRCD eklenir ve süre 15 + 15 = 30 ns olur. Satır değişiminde önce tRP beklenir ve süre 15 + 15 + 15 = 45 ns'ye çıkar. Dört sözcüklük bir ardışık aktarım her üç durumda da 4 × 7,5 = 30 ns'lik ek bir süre alır. Sonuçta veri yolunun gerçek kullanım oranı erişim örüntüsüne büyük ölçüde bağlıdır. Drepper'in DDR modülü üzerinden verdiği örnekte satır değiştiren erişimler yüzünden veri yolu yedi çevrimin yalnız ikisinde kullanılır ve 800 MHz'lik bir sistem yolunun kuramsal 6,4 GB/s'lik bant genişliği 1,8 GB/s'ye düşer.^:9

Ardışık isteklerde verinin ne sıklıkla satır ara belleğinde bulunduğu uygulamaya bağlıdır. Cuppu ve arkadaşlarının 1999 tarihli çalışmasında ikinci düzey önbelleği geçip belleğe inen adres akışının hâlâ önemli bir yerellik taşıdığı görüldü. 1 MB'lık ikinci düzey önbellekle satır ara belleğinde bulma oranı uygulamaya göre yüzde 8 ile 95 arasında değişiyor, ortalaması yüzde 40 oluyordu.^:222 Jacob ve Wang'ın öğreticisi bu oranı uygulamaya göre yüzde 40 ile 90 arasında verir.^:50

Cuppu, Jacob, Davis ve Mudge'un 1999 ve 2001 tarihli çalışmaları, dönemin ticari DRAM mimarilerini aynı sistem içinde karşılaştırdı. Benzetimler, sekiz yollu ve sırasız yürütmeli bir çoklu buyruk başlatımlı işlemciye 100 MHz'lik ve 128 bitlik bir bellek veri yoluyla bağlı, on kadar DRAM yongasından oluşan iş istasyonu sınıfı sistemler üzerinde yapıldı. Karşılaştırmaya FPM, EDO, SDRAM, ESDRAM, DDR, SLDRAM, Rambus ve Direct Rambus (DRDRAM) mimarileri girdi.^:1133-1134 Çalışmaların başlıca bulgusu, yeni DRAM teknolojilerinin bellek bant genişliği sorununa çözüm getirdiği ama gecikme sorununa getirmediğiydi.^:222 2001 tarihli makaleye göre SDRAM, ESDRAM, DDR ve DRDRAM, sınırlı bant genişliği yüzünden işlemcinin beklediği süreyi önceki kuşağa göre yaklaşık üçte bire indirmişti. Gecikme yüzünden beklenen süre ise hemen hemen değişmemişti.^:1140

Mimariler arasındaki sıralama da ölçüldü. SDRAM, EDO'dan yaklaşık yüzde 30 daha hızlıydı. ESDRAM, satır ve sütun erişim sürelerini iyileştirip her bankanın algılama yükselteçlerine bir SRAM satır ara belleği ekleyerek yüzde 15 daha kazandırıyordu. DDR ise öteki mimarilerin iki katı bant genişliği sayesinde incelenenlerin en hızlısıydı.^{:1136, 1143} Toplam yürütme süresinde sıralama uygulamadan uygulamaya değişmedi. DDR'yi ESDRAM, Direct Rambus ve SDRAM izledi ve en hızlı ile en yavaş arasındaki fark yalnız yüzde 10-15 idi.^:1140 Yazarlara göre DDR'nin çekirdeği SDRAM'inkine temelde benzerdi ve yalnız arayüzü daha hızlıydı. Bu nedenle DDR, gecikmenin bant genişliğinden doğan payını ESDRAM'den daha çok azalttı. ESDRAM ise bütün satırı tutarak gecikmenin öteki bileşenini DDR'den daha çok azalttı.^:1143 Veri yolu bir önbellek satırı genişliğine çıkarılan sınır deneyinde en hızlı tasarım DDR değil ESDRAM oldu. DDR'nin bant genişliği üstünlüğü bu durumda ortadan kalkıyor, iç çekirdeği farklı olan tek mimari ESDRAM öne geçiyordu.^:1143

SLDRAM ve Rambus tasarımları 128 bitlik bir işlemi tamamlamak için iki kat veri aktarımı gerektirdiğinden uçtan uca gecikmeleri SDRAM, ESDRAM ve DDR'den yüksekti. Direct Rambus uçtan uca gecikmede SDRAM'e yaklaşık eşitti.^:1143 1999 tarihli makale, SDRAM ve ESDRAM'in uçtan uca gecikmede önde olmasına karşın erişim sırası bakımından katı olduğunu, Rambus ile SLDRAM'in ise bir bloğun parçalarının istenen sırayla getirilmesine izin verdiğini belirtir.^:229 Ardışık aktarım kipi veriyi sabit ama yeniden tanımlanabilir bir sırayla verdiği için, önce istenen sözcüğü getirme stratejisiyle iyi uyuşmaz.^:223 Çalışmalar, 100 MHz'lik ve 128 bitlik veri yolunun en hızlı parçalara yetişemediğini de gösterdi. DDR, zamanının yüzde 40'tan fazlasını veri yolu aktarımında geçiriyordu.^:1143 Yazarlar, çağdaş mimarilerin sayfa kipi ve iç bankalar arası serpiştirmeyle bir kerelik bir başarım artışı sağladığı, bundan sonraki sınırın veri yolunun hızı ve daha az ölçüde DRAM çekirdeğinin hızı olacağı sonucuna vardı.^:1149 Veri yolu genişledikçe satır erişim süresi öne çıkıyor ve 1 MB'lık ikinci düzey önbellekle yapılan deneylerde toplam gecikmenin yüzde 20-50'sini oluşturuyordu.^:1150

DDR SDRAM

JEDEC, DDR SDRAM belirtimini JESD-79 adıyla 2000 yılında yayımladı. JEDEC'in tarih sayfasına göre JEDEC ile Advanced Memory International, DDR SDRAM standardını geliştirdikleri için 2001'de PC Magazine dergisinin sistem tasarımı dalındaki teknik yenilik ödülünü aldı. Standardın son sürümü JESD79F Şubat 2008'de yayımlandı ve x4, x8 ve x16 veri arayüzlü, 64 Mb ile 1 Gb arası DDR yongalarının uyması gereken bütün koşulları tanımlar. Samsung'un 2012 tarihli bir basın açıklamasındaki geriye dönük bir cümleye göre şirket, sektörün ilk DDR DRAM'ini 1997'de geliştirmişti.

Micron'un 2001 tarihli teknik notuna göre DDR bellek, veriyi saat sıklığının iki katı hızda ve kaynak eş zamanlı (İngilizce: source-synchronous) biçimde yakalar. Bu yüzden 133 MHz saatle çalışan bir DDR266 yongası bacak başına 266 Mb/s tepe hızına, 64 bit genişliğinde bir DIMM'de ise 2,1 GB/s'ye ulaşır^:1. Komutlar saatin yükselen kenarında alınır, veri ise saatin hem yükselen hem düşen kenarında aktarılır. DDR, saat sinyalini birbirinin tersi iki hattan (CK ve CK#) oluşan bir çift olarak taşır ve yükselen kenar, yükselen CK ile düşen CK# hatlarının kesiştiği an olarak tanımlanır^:2. Aynı teknik nota göre SDR ve DDR yongalarının bellek çekirdeği esasen aynıdır. İkisinde de adresleme ve komut arayüzü özdeştir, ikisinde de dört bankalı bir dizi vardır ve yenileme gereksinimleri aynıdır; temel fark veri arayüzündedir^:2. SDR'de okumada çıkış etkinleştirme, yazmada veri maskesi işi gören DQM sinyali, DDR'de yerini yalnız yazma verisini maskeleyen DM sinyaline bıraktı. Okumada çıkış etkinleştirme olmadığından, süren bir okumayı çabuk bitirmek için BURST TERMINATE komutu kullanılır^:1-2.

2n önceden getirmenin kullanıcıya görünen sonucu, veriye çiftler hâlinde erişilmesidir. Tek bir okuma iki veri sözcüğü getirir, tek bir yazma da iki veri sözcüğü ister; bu yüzden en kısa ardışık aktarım iki dış aktarımdan oluşur. Denetleyici iki sözcükten yalnız birine gereksinim duysa bile ikisinin zaman dilimi de dolu kalır, denetleyici okumada fazladan sözcüğü yok sayar, yazmada ise maskeler^:3. Micron'un 1 Gb DDR veri sayfası ardışık aktarım uzunluğunun 2, 4 ya da 8 olarak programlanabildiğini yazar ve yongada eş zamanlı işlem için dört iç banka vardır^:1. Aynı veri sayfasında DDR266B, DDR333B ve DDR400B hız sınıfları yer alır ve CAS gecikmesi 2, 2,5 ya da 3 saat çevrimi olabilir^:1. Yarım saat çevrimlik gecikme DDR'ye özgü kaldı; Micron'un DDR2 veri sayfası, DDR2'nin yarım çevrimlik gecikmeleri desteklemediğini belirtir^:80.

DDR'nin en belirgin yeniliği veri örnekleme sinyalidir (İngilizce: data strobe, DQS). Micron'un teknik notu bu sinyalin gerekçesini şöyle kurar. Tümüyle eş zamanlı bir sistemde veri, ortak ve sürekli çalışan bir sistem saatine göre gönderilip yakalanır ve çıkış erişim süresi ile sinyalin hat üzerindeki uçuş süresinin toplamı bir bitlik süreye yaklaştığında sistem ulaşabileceği en yüksek veri hızına varır. Saati geciktirerek veriyi erken göndermek ya da geç yakalamak hızı bir ölçüde artırsa da geçerli veri penceresi sıcaklık, gerilim ve yük değiştikçe sabit bir saate göre kayar. Daha yüksek hızlar için DDR yongalarına veri örnekleme sinyalleri eklendi. Bu sinyaller sürekli çalışmaz ve veriyi hangi aygıt sürüyorsa onları da o aygıt sürer, yazmada denetleyici, okumada DRAM^:4. Okumada DQS veriyle kenar hizalı gelir, yazmada ise veri penceresinin ortasına hizalanır^:1. Teknik nota göre bu ayrımın nedeni, okunan veriyi pencerenin ortasından yakalamak için gereken gecikme devresinin her DRAM yongasında yinelenmek yerine tek bir yerde, denetleyicide toplanmasıdır. Masaüstü bilgisayarların x8 ya da x16 yongalardan kurulu 64 bitlik DIMM'lerinde her bayt için bir DQS sinyali kullanılır^:5. DQS'nin aktarımı önceleyen ve izleyen kısımları (İngilizce: preamble ve postamble), alıcının yakalama devresini yanlış tetiklemeden açıp kapatabilmesi için bir zaman penceresi sağlar^:7. Yongadaki bir gecikme kilitlemeli döngü (İngilizce: delay-locked loop, DLL) da DQ ve DQS geçişlerini saate hizalar^:1.

Veri arayüzüyle birlikte elektriksel sinyal düzeyleri de değişti. SDR SDRAM'in LVTTL arayüzünün yerine DDR'de SSTL_2 arayüzü geldi. Adı İngilizce stub series terminated logic for 2.5 volts (2,5 V için saplama seri sonlandırmalı mantık) sözlerinden gelen bu arayüz, JEDEC'in EIA/JESD8-9 belgesinde tanımlıdır^:9. SSTL_2'de giriş alıcıları sabit bir eşik yerine bir başvuru gerilimiyle (VREF) karşılaştırma yapan fark yükselteçleridir. Başvuru gerilimi besleme geriliminin yarısıdır ve sinyal hattının dirençle çekildiği sonlandırma gerilimine eşittir; 2,5 V beslemede VREF ve VTT 1,25 V olur^:10. Micron, simetrik alçak ve yüksek mantık düzeylerini, daha iyi sinyal bütünlüğünü ve giriş düzeylerinin besleme gerilimindeki küçük oynamaları izlemesinden doğan gürültü bağışıklığını SSTL_2'nin üstünlükleri arasında sayar^:9. Besleme gerilimi 3,3 V'tan 2,5 V'a indi^:1; Micron'un 1 Gb DDR yongasında DDR400 hız sınıfı ise 2,6 V ile çalışır^:1. JEDEC'in modül tasarım kayıtlarında DDR için PC1600, PC2100, PC2700 ve PC3200 sınıfları, 184 bacaklı yazmaçsız ve yazmaçlı DIMM'ler ile 200 bacaklı SODIMM'ler yer alır. Intel'in PC SDRAM belirtimindeki 168 bacaklı SDR DIMM'leriyle^:7 karşılaştırıldığında DDR modülü hem bacak sayısında hem besleme geriliminde farklıdır.

DDR2 SDRAM

DDR2'nin ilk yayım tarihi JEDEC'in kendi sayfalarında verilmez; JEDEC'in standart sayfası yalnız Kasım 2009 tarihli son sürüm JESD79-2F'yi gösterir. Rusça teknoloji yayını iXBT'ye göre standardın ilk sürümleri Mart 2003'te yayımlanmış, standart Ocak 2004'te JESD79-2A adıyla kesinleşmiştir. JESD79-2F, x4, x8 ve x16 düzenli, 256 Mb ile 4 Gb arası DDR2 yongalarının uyması gereken asgari koşulları tanımlar ve JEDEC'in JESD8-15 belgesinde tanımlanan SSTL_18 arayüzünü kullanır. Samsung'un 2012 tarihli basın açıklamasındaki geriye dönük cümleye göre ilk DDR2 DRAM'i 2001'de Samsung tanıttı. iXBT ise ilk DDR2 modüllerinin DDR2-400 ve DDR2-533 olduğunu ve Samsung, Infineon ve Micron gibi üreticilerin bunları üretmeye başladığını yazar.

Micron'un 1 Gb DDR2 veri sayfası DDR2'yi, saat çevrimi başına iki veri sözcüğü aktaran bir arayüze bağlanan, esasen 4n önceden getirmeli bir mimari diye tanımlar^:9. İç dizi bir erişimde dört veri sözcüğü sağladığından en kısa ardışık aktarım da dörde çıktı. Veri sayfasında ardışık aktarım uzunluğu 4 ya da 8 olarak seçilebilir ve 1 Gb yongada eş zamanlı işlem için 8 iç banka vardır^:1. Besleme ve G/Ç gerilimi 1,8 V ± 0,1 V'tur ve G/Ç arayüzü SSTL_18 uyumludur. DQS isteğe bağlı olarak birbirinin tersi iki hat (DQS ve DQS#) biçiminde kullanılabilir, x8 yongalarda ikinci bir okuma örnekleme sinyali (RDQS) seçeneği vardır ve yazma gecikmesi okuma gecikmesinden bir saat çevrimi kısadır^:1. Veri sayfasında DDR2-667, DDR2-800 ve DDR2-1066 hız sınıfları yer alır; DDR2-800'de saat çevrimi 2,5 ns, CAS gecikmesi 5 çevrimdir^:1. CAS gecikmesi hız sınıfına göre 3 ile 7 saat çevrimi arasında ayarlanabilir^:80. Micron'un sonraki bir teknik notu, DDR2'nin DLL açıkken saat sıklığı aralığını 125-400 MHz olarak verir^:3.

DDR2'nin en çok bilinen yeniliklerinden biri yongada sonlandırmadır (İngilizce: on-die termination, ODT). SSTL_2 arayüzünde sonlandırma, sinyal hattının sonlandırma gerilimine bir dirençle çekilmesiyle yapılıyordu^:10. DDR2'de sonlandırma direnci yonganın içine de alınabildi. ODT girişi yüksek okunduğunda DDR2 yongasının içindeki sonlandırma direnci devreye girer ve örneğin x8 bir yongada DQ, DQS, RDQS ve DM hatlarına uygulanır^:16. Micron'un DDR2 ile DDR3'ü karşılaştıran çizelgesi DDR2'nin seçilebilir sonlandırma değerlerini 50, 75 ve 150 Ω olarak verir^:3.

DDR2 ayrıca ertelenmiş CAS (İngilizce: posted CAS) denen bir ek gecikme (İngilizce: additive latency, AL) düzeneği getirdi. Bu özellik READ komutunun, satır etkinleştirmesinden sonra beklenmesi gereken en kısa süre (tRCD) dolmadan verilmesine izin verir; yonga komutu kendi içinde AL kadar saat çevrimi bekletip öyle uygular^:80. Micron bu özelliğin, sürdürülebilir bant genişliklerinde komut ve veri yollarını verimli kullanmak için sunulduğunu yazar^:83. JEDEC'in DDR2 standardında yonga dışına sinyal süren çıkış sürücüsünün empedansını ayarlayan isteğe bağlı bir işlev (İngilizce: off-chip driver impedance calibration, OCD) de tanımlıdır. Micron, bu işlevin isteğe bağlı bir JEDEC özelliği olduğunu, kendi yongalarında desteklenmediğini ve varsayılan durumda bırakılması gerektiğini belirtir^:83. Micron'un karşılaştırma çizelgesinde DDR2 için sürücü ve sonlandırma ayarı bulunmazken DDR3'te bu ayar dış bir dirençle yapılır^:3. JEDEC'in modül kayıtlarında DDR2 için PC2-3200'den PC2-6400'e uzanan sınıflar, 240 bacaklı yazmaçsız, yazmaçlı ve tümüyle ara bellekli (İngilizce: fully buffered) DIMM'ler ile 200 bacaklı SODIMM'ler yer alır.

DDR3 SDRAM

JEDEC, DDR3 standardının geliştirilmesini tamamlayıp yayımladığını 26 Haziran 2007'de duyurdu ve standardı web sitesinden ücretsiz indirilebilir kıldı. Duyuruda öne çıkarılan yenilikler 1,5 V besleme, genişletilmiş çalışma sıcaklığı aralığı, yongayı sıfırlama girişi, ardışık aktarım kırpma (İngilizce: burst chop), dinamik yongada sonlandırma, çıkış sürücüsü ayarı ve yazma hizalamasıydı (İngilizce: write leveling). Standart, 800-1.600 MT/s başarım aralığı ile tek kırmıklı ya da yığılı paketlerde 512 Mb ile 8 Gb arası yoğunluklar için tasarlandı. JEDEC aynı dönemde yazmaçlı ve yazmaçsız DIMM'lerin, SODIMM'lerin ve bunlara eşlik eden yazmaç ve faz kilitlemeli döngü (PLL) yongaları gibi destek aygıtlarının standartlarını da yayımlıyordu. Standardın Temmuz 2012 tarihli JESD79-3F sürümü DDR2 standardına ve DDR standardının bazı yönlerine dayanır. Samsung 2012'deki açıklamasında ilk DDR3'ü 80 nm sınıfı süreçle 2005'te duyurduğunu söyler; şirketin 2013 tarihli açıklaması ise 50 nm sınıfı 2 Gb DDR3'ün 2008'de tanıtıldığını anar.

Micron'un 4 Gb DDR3 veri sayfası DDR3'ü, G/Ç bacaklarında saat çevrimi başına iki veri sözcüğü aktaran 8n önceden getirmeli bir mimari olarak tanımlar^:12. Yonga 1,5 V ± 0,075 V ile beslenir ve 8 iç bankası vardır. Önceden getirme 8n olunca ardışık aktarım uzunluğu da 8'e sabitlendi; dört sözcüklük aktarım gereken durumlar için ardışık aktarım kırpma (BC4) vardır ve BL8 ile BC4 arasındaki seçim kip yazmacıyla ya da her komutta ayrı ayrı yapılabilir^:1. Veri sayfasındaki hız sınıfları DDR3-1066'dan DDR3-2133'e uzanır^:1. Micron'un DDR3 tasarım notuna göre DDR2'den DDR3'e geçişte veri hızı 800 MT/s'den 1.600 MT/s'ye çıktı ve 1.866 ile 2.133 MT/s isteğe bağlı hızlar olarak eklendi, en düşük saat sıklığı ise 125 MHz'ten 300 MHz'e yükseldi^:2. Aynı notta DLL açıkken saat sıklığı aralığı 300-800 MHz olarak verilir; DLL kapalıyken yonga 12,8-125 MHz arasında yavaş saatle hata ayıklama amacıyla çalıştırılabilir^:3.

DDR3'ün modül yerleşimindeki büyük değişikliği zincirleme (İngilizce: fly-by) yerleşimdir. Micron'a göre SDRAM, DDR ve DDR2 bellek sistemleri, komut, adres ve denetim yolları ile veri yolu arasında saat kaymasının çok az olduğu simetrik bir ağaç yerleşimi varsayar; DDR3 sistemleri ise zincirleme bir yerleşim varsayar ve JEDEC DDR3 modüllerini destekleyen sistemlerin bu yerleşimi desteklemesi gerekir^:4. DDR3 modüllerinde komut, adres, denetim sinyalleri ve saat, modül üzerindeki yongalara sırayla uğrayan tek bir hat boyunca taşınır. Bu yerleşim saplamaların sayısını ve uzunluğunu azaltır, fakat saat ile DQS ve veri hatları arasında her DRAM yongasında farklı bir uçuş süresi kayması doğurur^:140. Bu kaymayı gidermek için yazma hizalaması getirildi. Bu yöntemde bellek denetleyicisi, DRAM'in sağladığı basit bir geri bildirimle her yongadaki DQS ile saat arasındaki ilişkiyi ayarlar. Hizalama kipinde DQS gelen saati yakalayan bir giriş, DQ hatları ise saatin durumunu bildiren çıkışlar olarak çalışır; denetleyici DQS'yi saatin 0'dan 1'e geçişini görene dek adım adım geciktirir. Bu yolla bulunan DQS gecikmesi, hat uzunluklarındaki farkı gidererek zincirleme yerleşimli sistemlerde yazma zamanlamalarının tutturulmasına yardım eder. Yöntem genellikle açılıştaki ilk ayar sürecinin bir parçası olarak kullanılır, olağan çalışmada kapalı tutulur^:126. DDR3 modüller için tasarlanmış olsa da Micron'a göre yongaları doğrudan anakarta yerleştiren noktadan noktaya tasarımlarda da kolayca kullanılabilir ve bu tasarımların zincirleme yerleşim kullanması zorunlu değildir^{:1, 4}.

Hız arttıkça sürücü ve sonlandırma dirençlerinin üretim, gerilim ve sıcaklıkla değişmesi de sorun oldu. DDR3 yongasının ZQ adlı bacağı, VSSQ'ya bağlı 240 Ω ± %1'lik dış bir dirence bağlanır. ZQ CALIBRATION komutu bu direnci başvuru alarak çıkış sürücülerinin (RON) ve yongada sonlandırmanın (RTT) değerlerini üretim, gerilim ve sıcaklık değişimlerine karşı ayarlar. DDR3'te iki ayar komutu vardır; uzun ayar (ZQCL) açılışta ve öz yenilemeden çıkışta, kısa ayar (ZQCS) ise çalışma sırasında dönemsel olarak yapılır^:153. Micron'un karşılaştırma çizelgesinde tam sürücü empedansının sapması DDR2'de %-37 ile %59 arasındayken DDR3'te ± %10'a iner^:3. Sonlandırma da daha esnek oldu. Dinamik ODT, ODT bacağını sürmeye gerek kalmadan yazma sırasında farklı bir sonlandırma değerinin devreye girmesini sağlar^:2. DDR3 ayrıca etkin düzeyi alçak olan ve saatten bağımsız çalışan bir RESET# girişi ekledi^:18.

JEDEC, Haziran 2008'de DDR3L adıyla 1,35 V ile çalışan düşük gerilimli DDR3 yongalarını duyurdu ve birçok yaygın uygulamada yüzde 20 güç tasarrufu öngördü. Duyuruya göre bu yongalar var olan 1,5 V'luk DDR3 sistemleriyle uyumlu olacaktı. Aynı duyuruda, bütün JEDEC DDR3 modüllerinde modülün yeteneklerini ve desteklenen besleme gerilimlerini sisteme bildiren bir seri varlık algılama (İngilizce: serial presence detect, SPD) aygıtı bulunduğu anılır; bu aygıt SMBus üzerinden okunan bir EEPROM'dur. Modül etiketlerinde son kullanıcı modülleri için PC3L, gömülü ürünler için EP3L adları benimsendi. DDR3L, Temmuz 2010'da JESD79-3 standardına ek olarak yayımlandı. Bu kez JEDEC aynı başarım ve yük koşullarında DDR3'e göre yüzde 15 ya da daha fazla, DDR2'ye göre yüzde 40 güç azalması verdi ve DDR3L yongalarının DDR3 yongalarıyla işlevsel olarak uyumlu olduğunu, ama her yonganın iki gerilim aralığında da birlikte çalışamayabileceğini belirtti. İki duyurudaki tasarruf oranları birbirinden farklıdır. JEDEC'in modül kayıtlarında DDR3 için PC3-6400'den PC3-12800'e uzanan sınıflar, 240 bacaklı yazmaçsız ve yazmaçlı DIMM'ler ile 204 bacaklı SODIMM'ler yer alır.

DDR4 SDRAM

JEDEC, Ağustos 2011'de DDR4'ün temel özelliklerini duyurdu ve standardın 2012 ortasında yayımlanacağını öngördü. Duyuruya göre G/Ç gerilimi VDDQ 1,2 V'ta sabit tutulacak, çekirdek besleme gerilimi VDD ise ileride düşürülebilecekti. Veri hatlarında yeni POD12 arayüzü, saat ve örnekleme sinyallerinde birbirinin tersi iki hatla iletim, x4, x8 ve x16 veri genişlikleri, 8 sözcüklük ardışık aktarım ve bunun 4 sözcüğe kırpılabilmesi ve DLL'nin kapatılabildiği bir kip planlanıyordu. Standart JESD79-4 adıyla 25 Eylül 2012'de yayımlandı. JEDEC'in duyurusuna göre DDR4'te bacak başına veri hızı 1,6 GT/s'den başlar ve ilk üst hedef 3,2 GT/s'dir; DDR3 başlangıçta hedeflenen 1,6 GT/s'yi aştığı için ileride daha yüksek hız sınıflarının ekleneceği belirtildi. Standardın Temmuz 2021 tarihli JESD79-4D sürümü 2 Gb ile 16 Gb arası x4, x8 ve x16 DDR4 yongalarını kapsar.

DDR4'ün en önemli mimari yeniliği banka gruplarıdır (İngilizce: bank group). JEDEC'e göre DDR4 mimarisi, seçilebilir iki ya da dört banka gruplu bir 8n önceden getirme mimarisidir ve her banka grubunda ayrı bir etkinleştirme, okuma, yazma ya da yenileme işleminin aynı anda sürmesine izin verir. JEDEC bu düzenin özellikle küçük bellek parçacıklarıyla çalışılırken genel bellek verimini ve bant genişliğini artıracağını belirtir. Micron'un 4 Gb DDR4 yongasında x4 ve x8 düzenlerde her biri dört bankalı 4 grup, toplam 16 banka; x16 düzende her biri dört bankalı 2 grup, toplam 8 banka vardır^:1. Aynı veri sayfasının adresleme çizelgesine göre bir bankadaki sayfa (satır) büyüklüğü x8 yongada 1 KB, x16 yongada 2 KB'tır^:2. JEDEC ayrıca 2.667 MT/s ve üstü hızlar için gear-down adlı bir kip tanımladı. Standart ayrıca yonga içinde üretilen VrefDQ başvuru gerilimini, gelişmiş eğitim kiplerini ve sekiz bellek yongasından oluşan yığınların sisteme tek bir yük gibi görünmesini öngörür.

Gerilim ve sinyal tarafında DDR4 yongası 1,2 V ± 60 mV ile beslenir ve 1,2 V'luk sözde açık savaklı (İngilizce: pseudo open drain) G/Ç kullanır^:1. JEDEC'e göre DDR4'te veri yolunun sonlandırması VDDQ'ya kaydırıldı, böylece VDD ileride düşürülse bile sonlandırma gerilimi kararlı kalacaktı. Yonganın ayrıca 2,5 V'luk ikinci bir besleme girişi (VPP) vardır ve Micron bunu DRAM'in satır etkinleştirme beslemesi olarak tanımlar^:27. DDR4 yeni güvenilirlik ve verimlilik özellikleri de getirdi. Veri yolu tersleme (İngilizce: data bus inversion, DBI) özelliği, verinin olduğu gibi mi yoksa tersine çevrilmiş olarak mı saklanacağını DRAM'e bildirir ve JEDEC'e göre güç tüketimini azaltıp veri sinyal bütünlüğünü iyileştirmek için tasarlandı. Micron'un açıklamasına göre DBI, veri bitlerini gerektiğinde tersine çevirerek her DQS kenarında DQ hatlarının yarısından azının alçak düzeye geçmesini sağlar ve yalnız x8 ile x16 yongalarda vardır^:176. Veri aktarımlarındaki hataları sezmek için veri yoluna yeni bir döngüsel artıklık denetimi (CRC), komut ve adres yoluna ise eşlik denetimi eklendi; JEDEC'e göre CRC özellikle yazma işlemlerinde ve ECC'siz bellek uygulamalarında yararlıdır. Micron'un yongası bunlara ek olarak paketleme sonrası onarım (İngilizce: post package repair, sPPR ve hPPR) yeteneklerini de taşır^:1.

Micron'un veri sayfasındaki hız sınıfları DDR4-1866'dan DDR4-3200'e uzanır^:1. JEDEC'in modül kayıtlarında DDR4 için PC4-1600'den PC4-3200'e uzanan sınıflar, 288 bacaklı yazmaçsız, yazmaçlı ve yük azaltmalı (LRDIMM) modüller ile 260 bacaklı SODIMM'ler yer alır. Samsung'un Temmuz 2012 tarihli açıklamasına göre şirket sektörün ilk 30 nm sınıfı 2 GB DDR4 modülünü Aralık 2010'da tanıtmıştı; Haziran 2012'de ise kurumsal sunucular için 8 GB ve 16 GB'lık yazmaçlı DDR4 modüllerinin örneklerini müşterilere göndermeye başladı. Samsung aynı açıklamada 1,2 V ile çalışan DDR4 modüllerinin, 1,35 V ile çalışan DDR3 modüllerine göre yaklaşık yüzde 40 daha az güç tüketeceğini söyledi. Ağustos 2013'te ise 20 nm sınıfı süreçle üretilen 4 Gb DDR4 yongalarının seri üretimine geçtiğini duyurdu. Bu yongaların veri aktarım hızı 2.667 Mb/s idi; şirket bunun 20 nm sınıfı DDR3'e göre 1,25 kat daha hızlı olduğunu ve güç tüketimini yüzde 30'dan fazla azalttığını belirtti. İki açıklamadaki güç oranları farklı karşılaştırma tabanlarına dayanır.

DDR5 SDRAM

JEDEC, Mart 2017'de DDR5 standardının hızla geliştirildiğini ve yayımın 2018'de olacağını öngördüğünü duyurdu. Plana göre DDR5, DDR4'e göre bant genişliğini ve yoğunluğu iki katına çıkaracaktı. Standart öngörülenden iki yıl sonra, 14 Temmuz 2020'de JESD79-5 adıyla yayımlandı. JEDEC'e göre DDR5, yüksek hızlarda kanal verimini düşürmeden başarımı ölçeklemek için ardışık aktarım uzunluğunu BL16'ya ve banka sayısını 16'dan 32'ye çıkardı. DDR5 DIMM'inde aynı modül üzerinde birbirinden tümüyle bağımsız iki adet 40 bitlik alt kanal vardır. Standart, geri beslemeli eşitleme (İngilizce: decision feedback equalization, DFE), uzun bir yenileme işlemini daha sık verilen kısa yenilemelere bölen parçalı yenileme, bazı bankalar kullanılırken ötekilerin yenilenmesine izin veren aynı numaralı bankaları yenileme, yongada ECC, VDD'nin 1,2 V'tan 1,1 V'a inmesi ve sistem yönetim yolu için MIPI Alliance'ın I3C Basic belirtiminin kullanılması gibi yenilikler getirdi. Modül düzeyinde gerilim düzenleyici modülün üzerine taşındı. JEDEC, DDR5'in 4,8 Gb/s hızla piyasaya çıkmasını beklediğini, bunun DDR4'ün kuşak sonundaki 3,2 Gb/s hızından yüzde 50 yüksek olduğunu belirtti.

Standart kısa aralıklarla güncellendi. Ekim 2021'de yayımlanan JESD79-5A, sınırlı arızalar için hata düzeltme desteği ve paketleme sonrası onarımın geri alınabilmesi gibi güvenilirlik özellikleri ekledi; DRAM çekirdek zamanlamalarını 6.400 MT/s'ye, G/Ç zamanlamalarını 5.600 MT/s'ye dek tanımladı. Nisan 2024'te yayımlanan JESD79-5C, zamanlama tanımlarını 8.800 Mb/s'ye genişletti ve satır başına etkinleştirme sayımı (İngilizce: Per-Row Activation Counting, PRAC) adlı bir veri bütünlüğü düzeneği getirdi. PRAC, etkinleştirmeleri sözcük hattı düzeyinde sayar ve aşırı sayıda etkinleştirme saptadığında sistemden trafiği durdurup önlem almak için zaman ayırmasını ister. Aynı sürümde kısmi dizi öz yenilemesi (PASR) güvenlik kaygıları nedeniyle kullanımdan kaldırıldı. JEDEC'e göre en son güncelleme JESD79-5D Kasım 2025'te yayımlandı; bu sürüm 8 Gb ile 32 Gb arası x4, x8 ve x16 DDR5 yongalarını kapsar.

Micron'un 2019 tarihli teknik raporu DDR5'i bir kuşak güncellemesinden çok daha büyük bir değişiklik olarak niteler ve önceki kuşakların güç tüketimini düşürmeye odaklandığını, DDR5'te ise asıl amacın daha fazla bant genişliği olduğunu yazar. Micron'un benzetimine göre aynı 3.200 MT/s hızında DDR5, DDR4'e göre yaklaşık 1,36 kat etkin bant genişliği sağlar; DDR5-4800 ile DDR4-3200 karşılaştırıldığında bu oran yaklaşık 1,87'ye çıkar^:1. Bu kazancın bir bölümü veri hızından, bir bölümü de mimariden gelir. Her alt kanal 32 veri biti ile 8 ECC bitinden oluşur ve 16'lık ardışık aktarım uzunluğuyla tek bir ardışık aktarım, tipik bir işlemci önbellek satırı büyüklüğü olan 64 baytı DIMM'in yalnız yarısını kullanarak taşır. Micron'a göre erişimlerin iki bağımsız kanal arasında serpiştirilebilmesi, bugünkü 8 kanallı bir sistemi fiilen 16 kanallı bir sisteme dönüştürür^:4. DDR5'te banka grubu sayısı DDR4'e göre iki katına çıkarken grup başına banka sayısı aynı kaldı; 16-64 Gb x4 ve x8 yongalarda 8 grup ve her grupta 4 banka vardır. Komut ve adres arayüzü 14 bacaklı bir CA yoluna (CA0-CA13) indirildi; bazı komutlar iki saat çevrimi sürer, buna karşılık komut-adres bacaklarının sayısı büyük ölçüde azalır. Önceden getirme 16n'ye çıktı, yongada ECC her 128 veri bitine 8 denetim biti ekleyen tek hata düzeltmeli bir koddur ve hata tarama ve düzeltme (ECS) işlevi taşır. CRC artık hem okumayı hem yazmayı korur, kip yazmacı sayısı ise 256'ya dek çıkabilir^:5-6.

Sinyal tarafında DDR5'in veri hattı hâlâ tek uçlu, sözde açık savaklı bir arayüzdür. Hızı artırmak için veri alıcılarına çok kademeli bir DFE eklendi. Bu eşitleyicide alıcı, önceki bitleri hangi değer olarak okuduysa bu kararları geri besleyerek yeni bitte önceki bitlerin bıraktığı bozulmayı (semboller arası girişimi) düzeltir. DFE, yüksek hızlarda semboller arası girişimin etkisini azaltarak yonganın içindeki veri gözünü açar. Bunun yanında okuma yolunda DQ ve DQS sinyallerinin görev döngüsünü düzelten bir ayar devresi ve gerilim ile sıcaklık değiştikçe DQS saat ağacındaki gecikme kaymalarını izleyip yeniden eğitimin gerekip gerekmediğini denetleyiciye bildiren bir DQS gecikme ölçme salıngacı vardır^:3-4. Eğitim kipleri de genişledi. DDR4'teki yazma hizalamasının yanında komut ve adres eğitimi ile yonga seçme (CS) eğitimi kipleri eklendi; yazma hizalaması, zincirleme yerleşimdeki saat yolu ile kısa DQ ve DQS yolları arasındaki zaman farklarını DDR4'teki gibi dengelemeyi sürdürür^:4.

Modül tarafında en büyük değişiklik, gerilim düzenlemesinin anakarttan modüle taşınmasıdır. Micron'un 2021 tarihli istemci modülü teknik raporuna göre güç yönetimi geleneksel olarak anakart üzerinde yapılırken DDR5 modüllerinde gerilim düzenlemesini modül üzerindeki bir güç yönetimi yongası (İngilizce: power management integrated circuit, PMIC) yapar. DDR5, modüldeki DRAM dışı etkin bileşenlere MIPI I3C protokolüne dayanan ve I²C ile geriye uyumlu bir yönetim yolu getirdi; etkin bileşen sayısı arttığı için modüle bir SPD aktarma yongası (İngilizce: SPD hub) eklendi ve bu yonga isteğe bağlı bir sıcaklık algılayıcısı da taşıyabilir^:2. Modülün kenar bağlantısında besleme bacaklarının azalmasıyla yer açıldı ve DDR5 yazmaçsız DIMM'inde toprak (VSS) bacak sayısı DDR4'teki 94'ten 122'ye çıktı^:3. DDR4 modüllerinde saat, yonga seçme ve komut-adres hatları için ayrık sonlandırma dirençleri kullanılırken DDR5 bu hatlar için de programlanabilir yongada sonlandırma getirdi^:4.

SK hynix, 6 Ekim 2020'de "dünyanın ilk DDR5 DRAM'ini" piyasaya sürdüğünü duyurdu. Şirkete göre ürün 4.800-5.600 Mb/s aktarım hızını destekler ve DDR4'ten 1,8 kat hızlıdır; çalışma gerilimi 1,1 V'tur ve güç tüketimi yüzde 20 azalmıştır. SK hynix, dünyanın ilk 16 Gb DDR5 DRAM'ini geliştirdiğini Kasım 2018'de duyurduğunu da hatırlatır ve PMIC'in DDR5 modülünde ilk kez kullanıldığını belirtir. AMD, Mayıs 2022'de tanıttığı AM5 işlemci yuvasının çift kanallı DDR5 belleği desteklediğini açıkladı. JEDEC'in modül kayıtlarında DDR5 için PC5-4400'den PC5-7200'e uzanan sınıflar, 288 bacaklı yazmaçsız, saatli yazmaçsız, yazmaçlı ve yük azaltmalı modüller, 262 bacaklı SODIMM'ler ve 736 bacaklı CAMM2 modülleri (karta vidayla bastırılarak bağlanan ince bellek modülleri) yer alır. JEDEC, Aralık 2023'te yayımladığı JESD318 standardında hem DDR5 hem LPDDR5/5X için CAMM2 modüllerini tanımladı; Nisan 2026'da ise 12.800 MT/s hızı hedefleyen ikinci kuşak DDR5 MRDIMM kart tasarımlarını duyurdu.

DDR5'in alt hız sınırı kaynaklarda farklı verilir. JEDEC'in 2020 duyurusu çıkış hızını 4,8 Gb/s olarak verir, Micron'un 2019 teknik raporu ise DDR5'i 3.200-6.400 MT/s aralığında tanımlar^:5. Micron'un 2021 tarihli istemci modülü teknik raporu DDR5 hızlarının 4.800 MT/s'den başladığını yazar^:1, JEDEC'in modül sınıfları ise PC5-4400'den başlar. Yonga yoğunluğunun üst sınırı da kaynağa göre değişir. JESD79-5D 8-32 Gb aralığını verirken Micron'un 2019 teknik raporu 8-64 Gb aralığını verir^:5.

DDR6

DDR6 için Kasım 2026'ya dek yayımlanmış bir JEDEC standardı yoktur. JEDEC, standardın JC-42 komitesinde geliştirilmekte olduğunu ve yayım öncesi önerilerin yalnız üyelere açık olduğunu belirtir. TrendForce'un The Elec gazetesine dayanarak Mayıs 2026'da aktardığına göre Samsung, SK hynix ve Micron, paket altlığı üreticilerinden erken aşama DDR6 geliştirme çalışmalarına başlamalarını istemiştir ve ilk örnek yongalar üretilip sınanmaktadır. Aynı habere göre DDR6'nın 8.800 MT/s veri hızıyla çıkması ve yol haritasında 17.600 MT/s'ye ulaşması beklenmektedir; hız artışı, DDR5'in iki adet 32 bitlik alt kanal düzeni yerine dört adet 24 bitlik alt kanal düzeniyle sağlanacaktır. Haberde DDR6'nın 2028-2029'dan önce ticari ürüne dönüşmesinin olası görülmediği ve seri üretimin pazardaki talep netleştikçe artacağı yazılıdır. Standart yayımlanmadığı için bu değerler kesinleşmiş değildir.

Karşılaştırma

Çizelge, SDR SDRAM ile DDR ailesinin beş kuşağını aynı ölçütlerle yan yana koyar. Değerler JEDEC belgelerinden ve Micron'un veri sayfalarından alınmıştır; JEDEC standardının kapsadığı aralık ile tek bir üreticinin yongası farklı olabileceğinden her hücre kendi kaynağına bağlanmıştır.

Çizelgedeki eğilim kuşaktan kuşağa aynı yöndedir. Veri hızı her kuşakta kabaca ikiye katlanırken önceden getirme genişliği de ikiye katlanmış, besleme gerilimi düşmüş ve G/Ç arayüzü LVTTL'den başvuru gerilimli ve sonlandırmalı arayüzlere, oradan da DDR4 ile DDR5'teki sözde açık savaklı arayüze geçmiştir. Banka sayısı SDR ve DDR'deki dörtten DDR5'teki otuz ikiye çıkarken bankalar DDR4'ten başlayarak banka gruplarına ayrılmıştır.

Türevler

JEDEC, ana bellek için kullanılan DDR ailesinin yanında aynı eş zamanlı DRAM temeline dayanan ama farklı kullanım alanları için uyarlanmış üç aileyi de standartlaştırır. Düşük güçlü LPDDR ailesi taşınabilir aygıtlar için, GDDR ailesi grafik işlem birimlerine bağlanan grafik belleği için, HBM ailesi ise ana işlem kırmığının hemen yanına bağlanan, yığılı ve geniş arayüzlü bellek için geliştirilmiştir. LPDDR standartları JEDEC'in JC-42.6 alt komitesinde, HBM standartları ise JC-42.2 alt komitesinde geliştirilir.

DIMM ve SO-DIMM

Masaüstü bilgisayarlarda ve sunucularda kullanılan SDR SDRAM modülü DIMM (İngilizce: dual in-line memory module) biçimindedir; Intel'in SPD belirtimi bu modülleri kişisel bilgisayar, iş istasyonu ve sunucu anakartlarına takılan ana bellek olarak tanımlar.^:5 Intel'in Şubat 1998 tarihli yazmaçsız DIMM belirtimi, 168 bacaklı, 3,3 V ile çalışan, 64 ya da 72 bit genişliğinde, dört saat sinyalli yazmaçsız (İngilizce: unbuffered) SDRAM DIMM'lerinin elektriksel ve mekanik gereklerini tanımlar ve bu modülleri kişisel bilgisayar anakartlarına takılan ana bellek olarak öngörür. Belirtim, JEDEC'in Aralık 1996'daki komite toplantısında tanımlanan 168 bacaklı yazmaçsız DIMM'i büyük ölçüde izler ve altı katmanlı, iki yüzüne yonga dizilmiş kart tasarımlarını esas alır.^:7 Kartın anma uzunluğu 133,37 mm, yüksekliği ise 25,4 mm (1 inç) ile 38,1 mm (1,5 inç) arasındadır.^:11

Bu belirtime göre üretilen her DIMM'in temas kenarında, modülün çalışma gerilimini ve ara bellekli olup olmadığını bildiren iki çentik açılır. 10. ve 11. bacaklar arasında, 11. bacağa daha yakın duran çentik modülün yazmaçsız SDRAM ya da DRAM modülü olduğunu gösterir. 40. ve 41. bacakların tam ortasındaki çentik ise modülün 3,3 V'luk Vddq gerilimiyle çalıştığını belirtir.^:17 Çentiklerin yeri böylece modülün türüne ilişkin bilgiyi mekanik olarak taşır. Belirtim ayrıca modülün önemli özelliklerinin gözle okunabilmesi için yonga ya da etiket üzerine PCX-abc-def biçiminde bir ad yazılmasını ister. Bu adda X saat sıklığını MHz olarak, a CAS gecikmesini, b tRCD'yi (satır etkinleştirmesinden sütun komutuna kadar beklenmesi gereken süre), c tRP'yi (açık satırı kapatıp bit hatlarını bir sonraki satır etkinleştirmesine hazırlayan PRECHARGE komutundan sonra beklenmesi gereken süre), d tAC'yi (saat kenarından verinin çıkışa ulaşmasına kadar geçen erişim süresi), e ise modülün uyduğu SPD sürümünü gösterir; f hanesi ayrılmıştır. Örneğin PC100-322-620 etiketi 100 MHz'de CL3, tRCD 2, tRP 2, tAC 6 değerleriyle çalışan ve SPD 1.2 sürümüne uyan bir modülü anlatır.^:46

Micron Technology'nin 2000 tarihli MT4LSDT ailesi bu yapının tipik bir örneğidir. JEDEC standardındaki bu 168 bacaklı yazmaçsız modüller PC66, PC100 ve PC133 uyumludur, tek bir 3,3 V ±0,3 V besleme ile çalışır ve 32, 64 ya da 128 MB sığadadır.^:1 Her modülde dört adet x16 SDRAM yongası yan yana dizilerek 64 bitlik veri yolunu oluşturur; 32 MB'lık modülde bu yongalar 64 Mb'lik MT48LC4M16A2, 128 MB'lık modülde 256 Mb'lik MT48LC16M16A2 yongalarıdır.^:3 Yongaların her biri dört iç bankalıdır. Micron'a göre bir bankadaki satır kapatılırken öteki üç bankadan birine erişilmesi bu kapatma süresini gizler ve kesintisiz, yüksek hızlı rastgele erişim sağlar.^:2 Modül 64 ms içinde 4.096 çevrimlik yenileme ister ve öz yenileme kipini destekler.^:1

DIMM'in daha küçük boyutlu türü olan SO-DIMM (İngilizce: small-outline dual in-line memory module) SDR SDRAM için 144 bacaklıdır. Intel'in SPD belirtimi DIMM'lerle birlikte bu küçük modülleri de kapsar ve JEDEC'in Temmuz 1996 tarihli 168 bacaklı DIMM ve 144 bacaklı SO-DIMM tanımlarını izler.^:5 Micron'un 2004 tarihli MT8LSDT ailesi PC100 ve PC133 uyumlu, yazmaçsız ve tek 3,3 V beslemeli 144 bacaklı SO-DIMM'lerden oluşur. Bu ailenin 64, 128 ve 256 MB'lık modüllerinin her biri sekiz adet x16 yonga taşır ve her biri iki takımlıdır.^:1 Kartın uzunluğu 67,45-67,72 mm, standart yüksekliği 31,75 mm'dir (1,25 inç).^{:1, 21} Bu modüllerde yenileme gereksinimi yonga yoğunluğuna bağlıdır. 64 Mb ve 128 Mb yongalı 64 ve 128 MB'lık modüller 64 ms içinde 4.096 yenileme çevrimi, başka bir deyişle her 15,625 µs'de bir yenileme komutu isterken, 256 Mb yongalı 256 MB'lık modül aynı sürede 8.192 çevrim (7,8125 µs'de bir) ister. Öz yenilemenin standart ve düşük güçlü iki türü sunulur.^:1

Bir modülün 64 bitlik veri genişliği, yongaların veri genişliğine göre farklı sayıda yongayla oluşturulur. Dört veri ucu olan yongaya x4, sekiz veri ucu olana x8, on altı veri ucu olana x16 yonga denir.^:299 64 bit için dört x16, sekiz x8 ya da on altı x4 yonga gerekir. Intel'in yazmaçsız DIMM belirtimi 16 Mbit'ten 256 Mbit'e kadar yoğunluklarda x8, x16 ve x32 yongalarla kurulan 22 yapılanış tanımlar. Belirtime göre x4 yongalarla kurulan modüller, seçme sinyallerine bindirdikleri yük nedeniyle desteklenmez; x32 yongalı modüller ise belge yayımlandığında henüz inceleme aşamasındadır.^:8 Samsung Electronics'in 2007 tarihli ürün kılavuzu da benzer bir tablo çizer. Kılavuzda 64 MB'lık yazmaçsız DIMM dört adet 128 Mb'lik x16 yongayla, 128 MB'lık modül sekiz adet 128 Mb'lik x8 yongayla, 512 MB'lık yazmaçlı DIMM ise on sekiz adet 256 Mb'lik x4 yongayla kurulur.^:6

Modül üzerindeki yongalardan aynı yonga seçme sinyaliyle birlikte etkinleşen ve modülün bütün veri genişliğini birlikte sağlayan kümeye takım (İngilizce: rank) denir. Micron'un SO-DIMM veri sayfası iki takımı S0# ve S1# seçme sinyalleriyle eşleştirir.^:1 2015 tarihli bir saha çalışmasında anlatılan DDR3 modüllerinde de farklı takımlardaki yongalar aynı veri hatlarını ve aynı veri örnekleme sinyalini paylaşır.^:300 Bir modülde kaç yongayla kaç takım kurulacağı yonga genişliğine bağlıdır. Intel'in yapılanışlarında sekiz x8 yongalı 64 MB'lık modül tek takımlı, on altı x8 yongalı 128 MB'lık modül iki takımlıdır.^:8

Kavramın adı kaynaklarda farklı biçimlerde geçer. Intel'in 1998 tarihli DIMM belirtimi aynı çizelgede modüldeki takımları "row", yonganın iç bankalarını "bank" diye sayar.^:8 SPD belirtiminin 1.2 sürümü ise modül üzerindeki birimin adını "bank"tan "row"a çevirdiğini ve bunu modüldeki takımlarla bankaların karıştırılmasını önlemek için yaptığını açıkça yazar.^:3 Aynı belgenin 5. baytı modüldeki takım sayısını, 17. baytı yonga içindeki banka sayısını tutar ve iki takımlı bir modülün 2 ile 16 arasında iç bankalı yongalar taşıyabileceğini not eder.^{:14, 19} Buna karşın belgenin 3., 4., 13. ve 14. baytlarını anlatan bölümleri, iki takımlı modülü hâlâ "iki bankalı modül" diye anar.^{:13-14, 17-18} Intel'in 440BX yonga setinin veri sayfası denetleyicinin "sekiz bellek satırı" desteklediğini söyler.^:1-3 Samsung'un 2007 tarihli kılavuzu yonganın kendi bankalarına "iç banka", modüldeki takımlara "dış banka" der.^:6 Micron'un 2004 tarihli SO-DIMM veri sayfası ve 2015 tarihli saha çalışması ise "rank" sözcüğünü kullanır. Bu ikinci çalışma, yongaların kart üzerindeki fiziksel dizilişini anlatırken "row" sözcüğünü bir kez daha başka bir anlamda, her yüzde dokuzar yongalık iki dizi için kullanır.^:1:300 Böylece "row" sözcüğü kaynaklarda hem yonga içindeki hücre satırını, hem modüldeki takımı, hem de yongaların kart üzerindeki fiziksel dizisini anlatabilmektedir.

Yazmaçsız bir modülde adres ve komut sinyalleri denetleyiciden yongalara ara katman olmadan ulaşır. Yazmaçlı modülde ise bu girişler modül üzerindeki bir yazmaçtan geçer ve modülde ayrıca bir faz kilitlemeli döngü (PLL) vardır. SPD belirtiminin 21. baytı bu ayrımı kaydeder. Bu bayt modülün adres ve denetim girişlerinin (adres, RAS, CAS, WE, CKE ve yonga seçme sinyalleri) ara bellekli mi yazmaçlı mı olduğunu, kart üzerinde PLL olup olmadığını ve veri maskesi girişlerinin nasıl sürüldüğünü ayrı bitlerde belirtir. Belgedeki örnek modülde bu baytın değeri 00h'dir ve modülün yazmaçsız olduğunu gösterir.^{:20, 29} Samsung'un 2007 tarihli kılavuzu 168 bacaklı yazmaçlı DIMM'leri "PLL + yazmaçlı" ve x72 ECC'li modüller olarak sınıflandırır; bunların Intel'in PC100 belirtimine ve JEDEC'in PC133 belirtimine göre yapılmış iki türü vardır.^:5 Intel'in yazmaçsız belirtimi x4 yongaları seçme sinyallerindeki yük nedeniyle dışarıda bırakırken, Samsung'un 512 MB'lık PC133 yazmaçlı modülü on sekiz adet x4 yongayla kurulmuştur.^:8:6

Yazmaçlı modüller bir yonga setinin destekleyebildiği bellek kapasitesini de etkiler. Örneğin Intel'in 1998 tarihli 440BX yonga seti yazmaçsız modüllerle 8 MB ile 512 MB arasında, yazmaçlı DIMM'lerle ise 1 GB'a kadar bellek destekler.^:1-3 Sonraki kuşakta AMD'nin Opteron işlemcisinin tümleşik bellek denetleyicisi yazmaçlı DDR SDRAM DIMM'lerini sürer.^:11-12 2015 tarihli saha çalışmasında incelenen iki süper bilgisayarın her düğümünde sekizer adet 4 GB'lık yazmaçlı DDR3 DIMM vardır.^:299

72 bit genişliğindeki modüller, 64 bitlik veriye ek olarak 8 bitlik denetim bilgisi taşır ve hata düzeltme kodu (ECC) kullanan sistemler içindir. Intel'in yapılanış çizelgesinde x72 modüller dokuz ya da on sekiz x8 yongayla ya da beş veya on x16 yongayla kurulur.^:8 SPD belirtiminde 11. bayt modülün hata algılama ve düzeltme düzenini (yok, eşlik, ECC), 14. bayt ise denetim bitleri için ayrı yongalar kullanılıyorsa bu yongaların veri genişliğini kaydeder.^{:16, 18} Samsung'un modül numaralandırmasında "74" kodu x72 ECC'li yazmaçsız DIMM'i anlatır.^:5 Bu modülleri kullanan denetleyiciye bir örnek 440BX'tir. Denetleyici ECC'yi dörtlü sözcük (64 bit) başına üretir; ECC kipinde tek bitlik hataları düzeltir, çok bitlik hataları algılar. Dörtlü sözcükten küçük bir yazma işlemi ECC açıkken önce okuma, sonra değiştirip yazma çevrimi gerektirir.^:1-3

SPD

Bellek denetleyicisinin her modülü doğru zamanlamayla sürebilmesi için modülün türünü, yonga düzenini ve zamanlama değerlerini bilmesi gerekir. SDR SDRAM modüllerinde bu bilgiyi modülün kendisi taşır. Bu düzeneğe SPD (İngilizce: serial presence detect) denir. Intel'in yazmaçsız DIMM belirtimine göre SPD işlevi PC SDRAM DIMM'lerinde zorunludur.^:46 Intel'in Kasım 1999 tarihli 1.2B sürümlü SPD belirtimi, SPD için 2.048 bitlik bir EEPROM kullanıldığını yazar. Bu kalıcı bellek, modül üreticisinin yazdığı ve modülün türünü, yonga düzenini ve zamanlama parametrelerini tanımlayan verileri tutar. Sistem EEPROM'a modülün SCL (saat) ve SDA (veri) sinyalleriyle erişir, SA(2:0) sinyalleri de EEPROM'un aygıt adresini verir.^:6 Micron'un DIMM veri sayfası bu yolun standart bir I²C veri yolu olduğunu ve SA(2:0) sinyallerinin sekiz farklı DIMM ya da EEPROM adresi sağladığını belirtir. Aynı belgeye göre 256 baytlık EEPROM'un ilk 128 baytını Micron modülü tanıtmak için programlar, kalan 128 bayt müşterinin kullanımına bırakılır.^:2 EEPROM 3,0 V ile 3,6 V arasındaki bir besleme geriliminde çalışmalıdır.^:6

SPD verisinin değiştirilmeye karşı korunması konusunda kaynaklar ayrışır. Intel belirtimi, EEPROM'un bir yazma koruma girişi varsa bu girişin kart üzerinde yazmaya izin veren durumda bağlanmasını ister.^:6 Micron'un 2004 tarihli SO-DIMM'lerinde yazma koruma ucu toprağa bağlanmıştır ve donanım yazma koruması kalıcı olarak devre dışıdır.^:6 Micron'un 2000 tarihli 168 bacaklı DIMM'lerinde ise donanım yazma koruması yalnız bazı hız sınıflarında (-13E, -133 ve -10E) vardır.^{:1, 4}

SPD belirtimi her modül için üç başarım kademesi tanımlar. En yüksek CAS gecikmesi CL x en düşük başarımı, CL x-1 ikinci kademeyi, CL x-2 ise en yüksek başarımı gösterir; CL x-2 saat sıklığını sınırlayabilir. Modülün başarım kademesini yongaların veri erişim süresi (tAC) ve satır çevrim süresi (tRC) belirler.^:5 Bu nedenle EEPROM'da yalnız tek bir hız değil, her CAS gecikmesi için ayrı bir en kısa saat periyodu (tCK) ve erişim süresi saklanır.^:11 Belirtimin örnek verisi, PC100'de 2-2-2, PC133'te 3-3-3 zamanlamalarıyla çalışan, 8M x 8 yongalı, 128 MB'lık, 64 bitlik yazmaçsız bir DIMM'in SPD içeriğini bayt bayt verir.^:29

Zamanlama baytlarının çoğu yarım bayt düzeyinde kodlanır. Örneğin 9. baytta üst dört bit periyodun nanosaniye kısmını, alt dört bit nanosaniyenin onda birlerini verir; A0h değeri 10 ns'yi ve dolayısıyla 100 MHz'i, 75h değeri 7,5 ns'yi ve 133 MHz'i gösterir.^{:16, 29} 12. baytın en üst biti öz yenileme desteğini, kalan bitleri yenileme periyodunu kodlar. Belirtim 15,625 µs'lik olağan periyodun yanında bunun çeyreği (3,9 µs) ve yarısı (7,8 µs) ile iki, dört ve sekiz katı (31,3 µs, 62,5 µs ve 125 µs) için de kod tanımlar.^:17 18. baytta her bit bir CAS gecikmesine karşılık gelir; örnek modüldeki 06h değeri CL2 ile CL3'ün desteklendiğini söyler.^{:19, 29} 63. bayt, 0-62. baytların aritmetik toplamının düşük 8 bitini tutan bir sağlama toplamıdır.^:26

Belirtimin değişiklik geçmişi SDR döneminde PC100'e geçişin izlerini taşır. 1.2 sürümü 32-35. baytlara ek zamanlama bilgisini, 93-94. baytlara üretim tarihini, 126 ve 127. baytlara da geriye uyumluluk için ek bilgiyi koymuştur.^:3 126. bayt Intel belirtimindeki saat sıklığını tutar. 100 MHz desteği için bu bayta 64h yazılır; 66 MHz için ise 66h değeri, var olan BIOS kodlarıyla geriye uyumluluk için korunmuştur. 127. bayt modül üzerindeki CLK0-CLK3 saat sinyallerinden hangilerinin bağlı olduğunu, yongaların CL2 ve CL3 desteğini ve Intel'in tanımladığı eş zamanlı otomatik kapatma (İngilizce: concurrent auto-precharge) desteğini bildirir.^:27

SPD verisini okuyup bellek denetleyicisini buna göre ayarlamak sistemin açılış yazılımının görevidir. Intel'in 440BX yonga setinin veri sayfası, bu yonga setinin DIMM'ler için SPD düzeneği ve SMBus arayüzü üzerinden tak-çalıştır desteği verdiğini yazar.^:1-3 Aynı belgeye göre yonga seti sıfırlandığında yapılandırma yazmaçları yalnız sistemi ayağa kaldırmaya yetecek en düşük işlev kümesini sağlayan varsayılan değerlere döner. DRAM yapılanışını ve işletim parametrelerini doğru biçimde belirleyip yonga setinin yazmaçlarını buna göre programlamak sistem başlatma yazılımının, çoğunlukla da BIOS'un sorumluluğundadır.^:3-2 SPD belirtimi de BIOS'a doğrudan seslenir. Belgeye göre bir modülün 100 MHz'de CL2'yi tam olarak desteklediğine karar vermek için BIOS'un 18, 23 ve 24. baytları denetlemesi gerekir.^:28

Satır darbeleme

Yoongu Kim, Onur Mutlu ve arkadaşlarının 2014 tarihli çalışması, DRAM'de aynı satırın tekrar tekrar etkinleştirilmesinin yakındaki satırlardaki verileri bozduğunu gösterir. Yazarlar üç büyük üreticinin 129 DDR3 modülünü inceler ve bunların 110'unda hata oluşturur; 2012 ve 2013'te üretilen modüllerin hepsi bu soruna açıktır.^:361 Çalışmaya göre bir hata oluşturmak için 139 bin erişim yeterlidir ve 1.700 hücreden biri bu hataya duyarlı olabilir. Kök neden, bir satırın sözcük hattının tekrar tekrar açılıp kapanmasıdır; bu durum hücreler arasındaki bağlaşımı artırır ve yakındaki satırlardaki yükün daha hızlı sızmasına yol açar.^:361 Yazarlar sorunu Intel ve AMD işlemcili sistemlerde, aynı adreslere art arda yüklemeler yapıp arada önbelleği boşaltan bir kullanıcı düzeyi programla gösterir.^:361 ECC'li modüller fazladan yongalar nedeniyle yüzde 12,5 kapasite bedeli taşır ve tüketici sistemlerinde nadirdir. Bir sözcükte iki bit birden bozulursa SECDED bu çift bitlik hatayı düzeltemez.^{:368, 370} Yazarların önerdiği PARA düzeneği, her satır etkinleştirmesinde komşu satırları küçük bir olasılıkla yeniler.^{:362, 371}

Mark Seaborn ile Thomas Dullien Mart 2015'te Google'ın Project Zero blogunda bu etkiyi kullanan, çalışan iki ayrıcalık yükseltme saldırısı yayımlar. Bunlardan biri Native Client kum havuzundan kaçar. Öteki Linux çalıştıran x86-64 sistemlerde ayrıcalıksız bir kullanıcı süreci olarak çalışır, bir sayfa tablosu girdisinde bit değeri değişimi oluşturur ve bu yolla bütün fiziksel belleğe okuma-yazma erişimi kazanır. Yazarların ECC'siz bellekli 29 dizüstü bilgisayarla yaptığı sınamada makinelerin 15'inde bit değeri değişimi görülür; sınanan bütün makinelerin belleği DDR3'tür. ECC'li bellekli birkaç masaüstü makinede hiç bit değeri değişimi görülmez; yazarlara göre bunun nedeni ECC'nin değişimleri gizlemesi olabilir. Bir dizüstü bilgisayarda BIOS güncellemesinden sonra bit değeri değişimi yaklaşık 40 dakikalık darbelemeden sonra ortaya çıkar. Yazarlar güncellemenin yenileme sıklığını artırdığını ve saldırıyı zorlaştırıp olanaksız kılmadığını tahmin eder. Yazıya göre JEDEC'in LPDDR4 standardı, bellek denetleyicisinin bir satırın komşularını yeniletmesine izin veren hedefli satır yenileme (İngilizce: Target Row Refresh, TRR) kipini de tanımlar.

Pietro Frigo ve arkadaşlarının 2020 tarihli TRRespass çalışması, DRAM üreticilerinin satır darbelemeye kesin çözüm diye sunduğu TRR'nin aslında tek bir düzenek olmadığını gösterir. Çalışmaya göre bu ad altında birbirinden farklı çözümler toplanmıştır ve günümüzdeki uygulamalar tümüyle DRAM yongalarının içinde çalışır. Yazarlar 42 DDR4 modülü inceler. Bilinen satır darbeleme türlerinin hiçbiri bu modüllerde bit değeri değişimi oluşturmaz. Buna karşın 19'a varan darbelenen satırla yapılan çok satırlı darbeleme, üç büyük üreticinin (Samsung, Micron ve Hynix) modüllerinden 13'ünde işe yarar.^:747 Aynı yöntem sınanan 13 cep telefonunun 5'inde LPDDR4(X) yongalarda da bit değeri değişimi oluşturur.^:748 Yazarlara göre TRR kapatıldığında DDR4 ve LPDDR4(X) yongalarında 45 bin satır etkinleştirmesi bit değeri değişimine yetebilir; bu sayı DDR3 için bildirilen yaklaşık 139 binden düşüktür. ECC kullanmak ya da yenileme sıklığını iki ya da dört katına çıkarmak gibi ara önlemler ise etkisiz kalmıştır.^:747 Bu üç çalışmada sınanan bellekler DDR3, DDR4 ve LPDDR4 yongalarıdır; hiçbiri SDR SDRAM modülü değildir.

Soğuk başlatma saldırısı

J. Alex Halderman ve arkadaşlarının 2008 tarihli çalışması, çoğu bilgisayarda kullanılan DRAM'lerin güç kesildikten sonra oda sıcaklığında ve anakarttan çıkarıldıklarında bile içeriklerini birkaç saniye koruduğunu gösterir. Yazarlar bu kalıntıyı kullanarak disk şifreleme sistemlerinin anahtarlarını ele geçiren saldırılar kurar ve BitLocker, TrueCrypt ve FileVault'u bu yolla aşar.^:45 Saldırının üç türü vardır. En basiti makineyi yeniden başlatıp küçük bir çekirdekle belleğin kopyasını almaktır. İkincisi gücü kısa bir süre kesip işletim sistemine belleği silme fırsatı vermeden yeniden açmaktır. Üçüncüsü bellek modüllerini saldırganın hazırladığı başka bir bilgisayara taşımaktır.^:46

Deneylerde kullanılan altı makineden yalnız biri SDR SDRAM'lidir. "Makine A" diye adlandırılan bu sistem, 1999 yapımı ve Infineon 128 Mb'lik SDRAM yongalı bir Dell Dimension 4100'dür; öteki makineler DDR ve DDR2 bellek kullanır.^:47 Olağan çalışma sıcaklığında (25,5-44,1 °C) yapılan ölçümlerde verinin tümüyle kaybolması en hızlı makinede yaklaşık 2,5 saniye, en yavaşında ortalama 35 saniye sürer. Yazarlar yeni bellek teknolojilerinin daha hızlı bozulduğunu gözler ve bunu hücre yoğunluğunun artmasına bağlar.^:48

Çalışmaya göre sıcaklık düştükçe saklama süresi büyük ölçüde uzar. Yazarlar ters çevrilmiş basınçlı hava spreyini yongalara doğrudan püskürterek yaklaşık −50 °C'lik yüzey sıcaklıkları elde eder ve bu sıcaklıkta güç kesildikten 10 dakika sonra bile bitlerin genellikle yüzde 1'inden azının bozulduğunu bulur.^:46 Makine A'da 60 saniyelik güç kesintisinden sonra hata oranı çalışma sıcaklığında yüzde 41 iken −50 °C'de hiç hata görülmez. 300 saniyelik kesintide ise oran çalışma sıcaklığında yüzde 50, −50 °C'de yüzde 0,000095'tir.^:49 Makine A'nın modülü sıvı azotta (yaklaşık −196 °C) 60 dakika tutulduktan sonra 1 MB'lık sınama bölgesinde yalnız 14.000 bit hatası, başka bir deyişle yüzde 0,17'lik bozulma ölçülür.^{:46, 49}

Yazarlar bozulmanın rastgele olmadığını da gösterir. Hücreler, kablolama biçimlerine göre 0 ya da 1 olan bir "taban durumuna" doğru bozulur ve hücrelerin bozulma sırası büyük ölçüde öngörülebilirdir.^:49 BIOS açılışta belleğin genellikle yalnız birkaç megabaytlık küçük bir bölümünün üzerine yazar. ECC'li belleği destekleyen üst düzey masaüstü bilgisayarlarda ve sunucularda ise BIOS belleği açılışta siler; çünkü ECC'li belleğin ilk okumada sahte hata vermemesi için bilinen bir duruma getirilmesi gerekir. Yazarlara göre ECC'li DRAM'ler de kalıntı etkisine açıktır ve saldırgan bu modülleri belleği silmeyen ECC'siz bir makineye taşıyabilir.^:49